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[Verilog HDL]

found ‘0‘ definitions of operator “+“

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楼主
gaochy1126|  楼主 | 2021-3-25 21:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
AC, IO, DEFINITIONS, ST, logic, ic
VHDL编程中遇到该错误：
found ‘0’ definitions of operator “+”, cannot determine exact overloaded matching definition for “+”
原因：
可能是没有引入STD_LOGIC_UNSIGNED程序包
解决：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


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沙发
gaochy1126|  楼主 | 2021-3-25 21:17 | 只看该作者
can't determine definition of operator ""/"" -- found 0 possible definitions
要么没有除法，要么你没调用包含除法的库

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