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[Verilog HDL] 可综合的Verilog语法和语义的资料

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楼主| gaochy1126 发表于 2021-3-25 21:45 | 显示全部楼层 |阅读模式

verilog, AC, HDL, project, RTL, VerilogHDL

可合成Verilog是VerilogHDL［9］的一个子集，它位于当前合成工具（RTL和行为）的领域内。本文档指定了Verilog的一个子集V0.1。该子集旨在作为思想快速原型化的工具。

开发所有可综合Verilog的语义所选择的方法是从过于简单的{V0{开始，然后在简单的语义中断时使其更加复杂。这样可以避免不必要的复杂性。计划对越来越大的子集（V1、V2等）进行重新排序，这些子集将收敛到剑桥VFEproject2中使用的Verilog版本。

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