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请教一个很低级的问题

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chen3ten|  楼主 | 2021-4-7 17:16 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
ge, edge, ST, RS, POS, se
本帖最后由 chen3ten 于 2021-4-7 17:21 编辑

always @（posedge clk or negedge rst）
begin

if（rst==1'b0）
  xx_reg<=0;
end

end

前面当clk的上升沿，如果rst==1'b0  这是同步复位，这个没疑问

or后面，在rst的下降沿 判断rst自己的状态，这里有很大的疑问啊

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沙发
chen3ten|  楼主 | 2021-4-8 14:26 | 只看该作者
always@(posedge clk or negedge rst_n)
begin
        if (rst_n == 1'b0)
                xx_reg <= 1'd0;
        else
                xx_reg <= 1'd1;
end


这段代码通过看RTL图，实际是不存在，在rst下降沿判断rst自身状态的不确定性

实际也不存在“同步复位”，完全是“异步复位”


verilog.png (16.79 KB )

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