21ic电子技术开发论坛 › 单片机与嵌入式系统 › 小华半导体 › 请教hc32f460系统时钟怎样配置？
返回列表 发新帖我要提问

[技术问答] 请教hc32f460系统时钟怎样配置？

[复制链接]
1811|8
 楼主| nongfuxu 发表于 2021-4-25 03:23 | 显示全部楼层 |阅读模式
系统时钟, hc32f460, PLL, rc, se, TE
本帖最后由 nongfuxu 于 2021-4-25 03:27 编辑

hc32f460启动代码如下
复制
  1. LDR     R0, =SystemInit
    

  2. BLX     R0
    

  3. LDR     R0, =__main
    

  4. BX      R0


这里
复制
  1. void SystemInit(void){
    

  2.     SystemCoreClockUpdate();
    

  3. }

复制
  1. void SystemCoreClockUpdate(void)  // Update SystemCoreClock variable
    

  2. {
    

  3.     uint8_t tmp = 0u;
    

  4.     uint32_t plln = 19u, pllp = 1u, pllm = 0u, pllsource = 0u;
    


  5. 

  6.     /* Select proper HRC_VALUE according to ICG1.HRCFREQSEL bit */
    

  7.     /* ICG1.HRCFREQSEL = '0' represent HRC_VALUE = 20000000UL   */
    

  8.     /* ICG1.HRCFREQSEL = '1' represent HRC_VALUE = 16000000UL   */
    

  9.     if (1UL == (HRC_FREQ_MON() & 1UL))
    

  10.     {
    

  11.         HRC_VALUE = HRC_16MHz_VALUE;
    

  12.     }
    

  13.     else
    

  14.     {
    

  15.         HRC_VALUE = HRC_20MHz_VALUE;
    

  16.     }
    


  17. 

  18.     tmp = M4_SYSREG->CMU_CKSWR_f.CKSW;
    

  19.     switch (tmp)
    

  20.     {
    

  21.         case 0x00:  /* use internal high speed RC */
    

  22.             SystemCoreClock = HRC_VALUE;
    

  23.             break;
    

  24.         case 0x01:  /* use internal middle speed RC */
    

  25.             SystemCoreClock = MRC_VALUE;
    

  26.             break;
    

  27.         case 0x02:  /* use internal low speed RC */
    

  28.             SystemCoreClock = LRC_VALUE;
    

  29.             break;
    

  30.         case 0x03:  /* use external high speed OSC */
    

  31.             SystemCoreClock = XTAL_VALUE;
    

  32.             break;
    

  33.         case 0x04:  /* use external low speed OSC */
    

  34.             SystemCoreClock = XTAL32_VALUE;
    

  35.             break;
    

  36.         case 0x05:  /* use MPLL */
    

  37.             /* PLLCLK = ((pllsrc / pllm) * plln) / pllp */
    

  38.             pllsource = M4_SYSREG->CMU_PLLCFGR_f.PLLSRC;
    

  39.             plln = M4_SYSREG->CMU_PLLCFGR_f.MPLLN;
    

  40.             pllp = M4_SYSREG->CMU_PLLCFGR_f.MPLLP;
    

  41.             pllm = M4_SYSREG->CMU_PLLCFGR_f.MPLLM;
    

  42.             /* use exteranl high speed OSC as PLL source */
    

  43.             if (0ul == pllsource)
    

  44.             {
    

  45.                 SystemCoreClock = (XTAL_VALUE) / (pllm + 1ul) * (plln + 1ul) / (pllp + 1ul);
    

  46.             }
    

  47.             /* use interanl high RC as PLL source */
    

  48.             else if (1ul == pllsource)
    

  49.             {
    

  50.                 SystemCoreClock = (HRC_VALUE) / (pllm + 1ul) * (plln + 1ul) / (pllp + 1ul);
    

  51.             }
    

  52.             else
    

  53.             {
    

  54.                 /* Reserved */
    

  55.             }
    

  56.             break;
    

  57.     }
    

  58. }


以下几点难以理解，请教

1、HRC_FREQ_MON()
复制
  1. #define HRC_FREQ_MON()                  (*((volatile unsigned int*)(0x40010684UL)))
回复

收藏 举报

评论

xisolu
取0x40010684UL地址然后给这个地址赋值  发表于 2023-1-16 14:04

相关帖子
 楼主| nongfuxu 发表于 2021-4-25 03:30 | 显示全部楼层
以下几点难以理解，请教

2、tmp = M4_SYSREG->CMU_CKSWR_f.CKSW;
复制
  1.     tmp = M4_SYSREG->CMU_CKSWR_f.CKSW;
    


  2. 

  3.     switch (tmp)
    

  4.     {
    

  5.         case 0x00:  /* use internal high speed RC */
    

  6.             SystemCoreClock = HRC_VALUE;
    

  7.             break;
    

  8.         case 0x01:  /* use internal middle speed RC */
    

  9.             SystemCoreClock = MRC_VALUE;
    

  10.             break;
    

  11.    ....
    

  12.    ｝

复制
  1. #define M4_SYSREG ((M4_SYSREG_TypeDef *)0x40054000UL)


假如我想定义外部晶体时，怎样进行宏声明。
回复

收藏 举报

martinhu 发表于 2021-4-25 09:02 | 显示全部楼层
本帖最后由 martinhu 于 2021-4-25 09:03 编辑

这一大段只是获取当前系统时钟的代码，
如果你要定义外部晶振，请修改这两个宏定义
XTAL32_VALUE;
XTAL_VALUE;
至于如何使用外部晶振做初始化，驱动库里面里面很多很多例子都有的吧。看main.c……
回复

收藏 举报

 楼主| nongfuxu 发表于 2021-4-25 13:09 | 显示全部楼层
martinhu 发表于 2021-4-25 09:02
这一大段只是获取当前系统时钟的代码，
如果你要定义外部晶振，请修改这两个宏定义
XTAL32_VALUE;

谢谢！

然后，还是有许多不清楚地方。  比如，怎样选择“内部RC振荡”、外部振荡。
回复

收藏 举报

 楼主| nongfuxu 发表于 2021-4-25 13:14 | 显示全部楼层
本帖最后由 nongfuxu 于 2021-4-25 13:16 编辑

从下面程序分析，选择振荡源是由temp决定。

复制
  1.     tmp = M4_SYSREG->CMU_CKSWR_f.CKSW;
    

  2.     switch (tmp)
    

  3.     {
    

  4.         case 0x00:  /* use internal high speed RC */
    

  5.             SystemCoreClock = HRC_VALUE;
    

  6.             break;
    

  7.         case 0x01:  /* use internal middle speed RC */
    

  8.             SystemCoreClock = MRC_VALUE;
    

  9.             break;
    

  10.         case 0x02:  /* use internal low speed RC */
    

  11.             SystemCoreClock = LRC_VALUE;
    

  12.             break;
    

  13.         case 0x03:  /* use external high speed OSC */
    

  14.             SystemCoreClock = XTAL_VALUE;
    

  15.             break;
    

  16.         case 0x04:  /* use external low speed OSC */
    

  17.             SystemCoreClock = XTAL32_VALUE;
    

  18.             break;
    

  19.         case 0x05:  /* use MPLL */
    

  20.             /* PLLCLK = ((pllsrc / pllm) * plln) / pllp */
    

  21.             pllsource = M4_SYSREG->CMU_PLLCFGR_f.PLLSRC;
    

  22.             plln = M4_SYSREG->CMU_PLLCFGR_f.MPLLN;
    

  23.             pllp = M4_SYSREG->CMU_PLLCFGR_f.MPLLP;
    

  24.             pllm = M4_SYSREG->CMU_PLLCFGR_f.MPLLM;
    

  25.             /* use exteranl high speed OSC as PLL source */
    

  26.             if (0ul == pllsource)
    

  27.             {
    

  28.                 SystemCoreClock = (XTAL_VALUE) / (pllm + 1ul) * (plln + 1ul) / (pllp + 1ul);
    

  29.             }
    

  30.             /* use interanl high RC as PLL source */
    

  31.             else if (1ul == pllsource)
    

  32.             {
    

  33.                 SystemCoreClock = (HRC_VALUE) / (pllm + 1ul) * (plln + 1ul) / (pllp + 1ul);
    

  34.             }
    

  35.             else
    

  36.             {
    

  37.                 /* Reserved */
    

  38.             }
    

  39.             break;
    

  40.     }


M4_SYSREG->CMU_CKSWR_f.CKSW结构体定义如下
复制

  1. 

  2. typedef struct
    

  3. {
    

  4.     uint8_t RESERVED0[12];
    

  5.     union
    

  6.     {
    

  7.         __IO uint16_t PWR_STPMCR;
    

  8.         stc_sysreg_pwr_stpmcr_field_t PWR_STPMCR_f;
    

  9.     };
    

  10.     uint8_t RESERVED1[2];
    

  11.     union
    

  12.     {
    

  13.         __IO uint16_t CMU_PERICKSEL;
    

  14.         stc_sysreg_cmu_pericksel_field_t CMU_PERICKSEL_f;
    

  15.     };
    

  16.     union
    

  17.     {
    

  18.         __IO uint16_t CMU_I2SCKSEL;
    

  19.         stc_sysreg_cmu_i2scksel_field_t CMU_I2SCKSEL_f;
    

  20.     };
    

  21.     union
    

  22.     {
    

  23.         __IO uint32_t PWR_RAMPC0;
    

  24.         stc_sysreg_pwr_rampc0_field_t PWR_RAMPC0_f;
    

  25.     };
    

  26.     __IO uint16_t PWR_RAMOPM;
    

  27.     uint8_t RESERVED5[2];
    

  28.     union
    

  29.     {
    

  30.         __IO uint32_t MPU_IPPR;
    

  31.         stc_sysreg_mpu_ippr_field_t MPU_IPPR_f;
    

  32.     };
    

  33.     union
    

  34.     {
    

  35.         __IO uint32_t CMU_SCFGR;
    

  36.         stc_sysreg_cmu_scfgr_field_t CMU_SCFGR_f;
    

  37.     };
    

  38.     union
    

  39.     {
    

  40.         __IO uint8_t CMU_UFSCKCFGR;
    

  41.         stc_sysreg_cmu_ufsckcfgr_field_t CMU_UFSCKCFGR_f;
    

  42.     };
    

  43.     uint8_t RESERVED8[1];
    

  44.     union
    

  45.     {
    

  46.         __IO uint8_t CMU_CKSWR;
    

  47.         stc_sysreg_cmu_ckswr_field_t CMU_CKSWR_f;
    

  48.     };
    

  49.     uint8_t RESERVED9[3];
    

  50.     union
    

  51.     {
    

  52.         __IO uint8_t CMU_PLLCR;
    

  53.         stc_sysreg_cmu_pllcr_field_t CMU_PLLCR_f;
    

  54.     };
    

  55.     uint8_t RESERVED10[3];
    

  56.     union
    

  57.     {
    

  58.         __IO uint8_t CMU_UPLLCR;
    

  59.         stc_sysreg_cmu_upllcr_field_t CMU_UPLLCR_f;
    

  60.     };
    

  61.     uint8_t RESERVED11[3];
    

  62.     union
    

  63.     {
    

  64.         __IO uint8_t CMU_XTALCR;
    

  65.         stc_sysreg_cmu_xtalcr_field_t CMU_XTALCR_f;
    

  66.     };
    

  67.     uint8_t RESERVED12[3];
    

  68.     union
    

  69.     {
    

  70.         __IO uint8_t CMU_HRCCR;
    

  71.         stc_sysreg_cmu_hrccr_field_t CMU_HRCCR_f;
    

  72.     };
    

  73.     uint8_t RESERVED13[1];
    

  74.     union
    

  75.     {
    

  76.         __IO uint8_t CMU_MRCCR;
    

  77.         stc_sysreg_cmu_mrccr_field_t CMU_MRCCR_f;
    

  78.     };
    

  79.     uint8_t RESERVED14[3];
    

  80.     union
    

  81.     {
    

  82.         __IO uint8_t CMU_OSCSTBSR;
    

  83.         stc_sysreg_cmu_oscstbsr_field_t CMU_OSCSTBSR_f;
    

  84.     };
    

  85.     union
    

  86.     {
    

  87.         __IO uint8_t CMU_MCO1CFGR;
    

  88.         stc_sysreg_cmu_mco1cfgr_field_t CMU_MCO1CFGR_f;
    

  89.     };
    

  90.     union
    

  91.     {
    

  92.         __IO uint8_t CMU_MCO2CFGR;
    

  93.         stc_sysreg_cmu_mco2cfgr_field_t CMU_MCO2CFGR_f;
    

  94.     };
    

  95.     union
    

  96.     {
    

  97.         __IO uint8_t CMU_TPIUCKCFGR;
    

  98.         stc_sysreg_cmu_tpiuckcfgr_field_t CMU_TPIUCKCFGR_f;
    

  99.     };
    

  100.     union
    

  101.     {
    

  102.         __IO uint8_t CMU_XTALSTDCR;
    

  103.         stc_sysreg_cmu_xtalstdcr_field_t CMU_XTALSTDCR_f;
    

  104.     };
    

  105.     union
    

  106.     {
    

  107.         __IO uint8_t CMU_XTALSTDSR;
    

  108.         stc_sysreg_cmu_xtalstdsr_field_t CMU_XTALSTDSR_f;
    

  109.     };
    

  110.     uint8_t RESERVED20[31];
    

  111.     __IO uint8_t CMU_MRCTRM;
    

  112.     __IO uint8_t CMU_HRCTRM;
    

  113.     uint8_t RESERVED22[63];
    

  114.     union
    

  115.     {
    

  116.         __IO uint8_t CMU_XTALSTBCR;
    

  117.         stc_sysreg_cmu_xtalstbcr_field_t CMU_XTALSTBCR_f;
    

  118.     };
    

  119.     uint8_t RESERVED23[29];
    

  120.     union
    

  121.     {
    

  122.         __IO uint16_t RMU_RSTF0;
    

  123.         stc_sysreg_rmu_rstf0_field_t RMU_RSTF0_f;
    

  124.     };
    

  125.     uint8_t RESERVED24[30];
    

  126.     union
    

  127.     {
    

  128.         __IO uint8_t PWR_PVDICR;
    

  129.         stc_sysreg_pwr_pvdicr_field_t PWR_PVDICR_f;
    

  130.     };
    

  131.     union
    

  132.     {
    

  133.         __IO uint8_t PWR_PVDDSR;
    

  134.         stc_sysreg_pwr_pvddsr_field_t PWR_PVDDSR_f;
    

  135.     };
    

  136.     uint8_t RESERVED26[30];
    

  137.     union
    

  138.     {
    

  139.         __IO uint32_t CMU_PLLCFGR;
    

  140.         stc_sysreg_cmu_pllcfgr_field_t CMU_PLLCFGR_f;
    

  141.     };
    

  142.     union
    

  143.     {
    

  144.         __IO uint32_t CMU_UPLLCFGR;
    

  145.         stc_sysreg_cmu_upllcfgr_field_t CMU_UPLLCFGR_f;
    

  146.     };
    

  147.     uint8_t RESERVED28[758];
    

  148.     union
    

  149.     {
    

  150.         __IO uint16_t PWR_FPRC;
    

  151.         stc_sysreg_pwr_fprc_field_t PWR_FPRC_f;
    

  152.     };
    

  153.     union
    

  154.     {
    

  155.         __IO uint8_t PWR_PWRC0;
    

  156.         stc_sysreg_pwr_pwrc0_field_t PWR_PWRC0_f;
    

  157.     };
    

  158.     union
    

  159.     {
    

  160.         __IO uint8_t PWR_PWRC1;
    

  161.         stc_sysreg_pwr_pwrc1_field_t PWR_PWRC1_f;
    

  162.     };
    

  163.     union
    

  164.     {
    

  165.         __IO uint8_t PWR_PWRC2;
    

  166.         stc_sysreg_pwr_pwrc2_field_t PWR_PWRC2_f;
    

  167.     };
    

  168.     union
    

  169.     {
    

  170.         __IO uint8_t PWR_PWRC3;
    

  171.         stc_sysreg_pwr_pwrc3_field_t PWR_PWRC3_f;
    

  172.     };
    

  173.     union
    

  174.     {
    

  175.         __IO uint8_t PWR_PDWKE0;
    

  176.         stc_sysreg_pwr_pdwke0_field_t PWR_PDWKE0_f;
    

  177.     };
    

  178.     union
    

  179.     {
    

  180.         __IO uint8_t PWR_PDWKE1;
    

  181.         stc_sysreg_pwr_pdwke1_field_t PWR_PDWKE1_f;
    

  182.     };
    

  183.     union
    

  184.     {
    

  185.         __IO uint8_t PWR_PDWKE2;
    

  186.         stc_sysreg_pwr_pdwke2_field_t PWR_PDWKE2_f;
    

  187.     };
    

  188.     union
    

  189.     {
    

  190.         __IO uint8_t PWR_PDWKES;
    

  191.         stc_sysreg_pwr_pdwkes_field_t PWR_PDWKES_f;
    

  192.     };
    

  193.     union
    

  194.     {
    

  195.         __IO uint8_t PWR_PDWKF0;
    

  196.         stc_sysreg_pwr_pdwkf0_field_t PWR_PDWKF0_f;
    

  197.     };
    

  198.     union
    

  199.     {
    

  200.         __IO uint8_t PWR_PDWKF1;
    

  201.         stc_sysreg_pwr_pdwkf1_field_t PWR_PDWKF1_f;
    

  202.     };
    

  203.     union
    

  204.     {
    

  205.         __IO uint8_t PWR_PWCMR;
    

  206.         stc_sysreg_pwr_pwcmr_field_t PWR_PWCMR_f;
    

  207.     };
    

  208.     uint8_t RESERVED40[4];
    

  209.     __IO uint8_t PWR_MDSWCR;
    

  210.     union
    

  211.     {
    

  212.         __IO uint8_t CMU_XTALCFGR;
    

  213.         stc_sysreg_cmu_xtalcfgr_field_t CMU_XTALCFGR_f;
    

  214.     };
    

  215.     uint8_t RESERVED42[1];
    

  216.     union
    

  217.     {
    

  218.         __IO uint8_t PWR_PVDCR0;
    

  219.         stc_sysreg_pwr_pvdcr0_field_t PWR_PVDCR0_f;
    

  220.     };
    

  221.     union
    

  222.     {
    

  223.         __IO uint8_t PWR_PVDCR1;
    

  224.         stc_sysreg_pwr_pvdcr1_field_t PWR_PVDCR1_f;
    

  225.     };
    

  226.     union
    

  227.     {
    

  228.         __IO uint8_t PWR_PVDFCR;
    

  229.         stc_sysreg_pwr_pvdfcr_field_t PWR_PVDFCR_f;
    

  230.     };
    

  231.     union
    

  232.     {
    

  233.         __IO uint8_t PWR_PVDLCR;
    

  234.         stc_sysreg_pwr_pvdlcr_field_t PWR_PVDLCR_f;
    

  235.     };
    

  236.     uint8_t RESERVED46[10];
    

  237.     union
    

  238.     {
    

  239.         __IO uint8_t CMU_XTAL32CR;
    

  240.         stc_sysreg_cmu_xtal32cr_field_t CMU_XTAL32CR_f;
    

  241.     };
    

  242.     union
    

  243.     {
    

  244.         __IO uint8_t CMU_XTAL32CFGR;
    

  245.         stc_sysreg_cmu_xtal32cfgr_field_t CMU_XTAL32CFGR_f;
    

  246.     };
    

  247.     uint8_t RESERVED48[3];
    

  248.     union
    

  249.     {
    

  250.         __IO uint8_t CMU_XTAL32NFR;
    

  251.         stc_sysreg_cmu_xtal32nfr_field_t CMU_XTAL32NFR_f;
    

  252.     };
    

  253.     uint8_t RESERVED49[1];
    

  254.     union
    

  255.     {
    

  256.         __IO uint8_t CMU_LRCCR;
    

  257.         stc_sysreg_cmu_lrccr_field_t CMU_LRCCR_f;
    

  258.     };
    

  259.     uint8_t RESERVED50[1];
    

  260.     __IO uint8_t CMU_LRCTRM;
    

  261.     uint8_t RESERVED51[1];
    

  262.     union
    

  263.     {
    

  264.         __IO uint8_t PWR_XTAL32CS;
    

  265.         stc_sysreg_pwr_xtal32cs_field_t PWR_XTAL32CS_f;
    

  266.     };
    

  267. }M4_SYSREG_TypeDef;

回复

收藏 举报

 楼主| nongfuxu 发表于 2021-4-25 13:17 | 显示全部楼层
不清楚在哪里定义，来选择“内部RC振荡”、“外部振荡”。
回复

收藏 举报

 楼主| nongfuxu 发表于 2021-4-25 22:49 | 显示全部楼层
CLK_SetSysClkSource(源);

复制
  1.     /* 16MHz->12MHz = Switch system clock source to XTAL. */
    

  2.     CLK_SetSysClkSource(ClkSysSrcXTAL);

复制
  1.  typedef enum en_clk_sys_source
    

  2.  {
    

  3.      ClkSysSrcHRC                   = 0u,   ///< The system clock source is HRC.
    

  4.      ClkSysSrcMRC                   = 1u,   ///< The system clock source is MRC.
    

  5.      ClkSysSrcLRC                   = 2u,   ///< The system clock source is LRC.
    

  6.      ClkSysSrcXTAL                  = 3u,   ///< The system clock source is XTAL.
    

  7.      ClkSysSrcXTAL32                = 4u,   ///< The system clock source is XTAL32.
    

  8.      CLKSysSrcMPLL                  = 5u,   ///< The system clock source is MPLL.
    

  9.  }en_clk_sys_source_t;
回复

收藏 举报

 楼主| nongfuxu 发表于 2021-4-25 23:00 | 显示全部楼层
使用锁相环后HCLK输出频率计算。
MPLL计算.rar (7.69 KB, 下载次数: 16)


33730608583dc3a684.png
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

nongfuxu

417

主题

4297

帖子

2

粉丝
快速回复 在线客服 返回列表 返回顶部