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[RISC-V MCU 应用开发]

RISC8位CPU设计

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七毛钱|  楼主 | 2021-5-11 16:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPU, RISC, 仿真, 测试程序, 仿真测试, 调试
最近在做毕业设计，课题是CPU设计，我是根据夏雨闻教授的那本教程做的，在做cpu模块前仿真的时候，用于调试的仿真测试程序cputop.v，调用了系统函数，还有几个文件是用来测试CPU功能的，分别装入虚拟ROM和RAM的机器码和数据文件，是.pro和.dat，应该怎么加载这些文件，求大神指导

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沙发
guijial511| | 2021-5-20 12:40 | 只看该作者
这个没搞过

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板凳
xinxianshi| | 2021-5-31 17:18 | 只看该作者
没开发过CPU啊，你看看你参考的书里有没有提到。

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地板
koala889| | 2021-6-11 13:36 | 只看该作者
兄dei，你这个好高端

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5楼
usysm| | 2021-6-12 10:19 | 只看该作者
用的FPGA吗？      

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6楼
typeof| | 2021-6-12 10:19 | 只看该作者
夏宇闻的那本Verilog教材上有  

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7楼
yujielun| | 2021-6-12 10:20 | 只看该作者
用Quartus 11.0设计RISC CPU？

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8楼
htmlme| | 2021-6-12 10:20 | 只看该作者
《Verilog HDL程序设计实例详解》   

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9楼
pklong| | 2021-6-12 10:21 | 只看该作者
8位risc cpu设计,包含所有verilog 代码  

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10楼
touser| | 2021-6-12 10:21 | 只看该作者
8位RISC CPU的Verilog实现？  

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11楼
myiclife| | 2021-6-12 10:22 | 只看该作者
直接初始化RAM就行。

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12楼
uytyu| | 2021-6-12 10:22 | 只看该作者
有教程分享一下吗  

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13楼
iyoum| | 2021-6-12 10:22 | 只看该作者
ROM和RAM是怎么成的呢  

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14楼
jkl21| | 2021-6-12 10:23 | 只看该作者
cpu模块前仿真用什么？  

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15楼
pklong| | 2021-6-12 10:23 | 只看该作者
代码中有testbench？  

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16楼
htmlme| | 2021-6-12 10:23 | 只看该作者
8位RISC-CPU的源码   

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17楼
touser| | 2021-6-12 10:23 | 只看该作者
基础架构的RISC CPU  

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18楼
yujielun| | 2021-6-12 10:23 | 只看该作者
这个教程上你没有吗  

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19楼
myiclife| | 2021-6-12 10:23 | 只看该作者
在IP核内部加载的。

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20楼
typeof| | 2021-6-12 10:23 | 只看该作者
8位CPU设计的资料   

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