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FPGA时序分析(二)

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viatuzi|  楼主 | 2012-3-6 20:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
juster000| | 2012-3-26 23:15 | 只看该作者
楼主太给力了
顶起啊

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板凳
lwq030736| | 2012-3-27 16:40 | 只看该作者
想问下楼主关于异步时钟的寄存器之间的信号应该怎么去约束
比如上级寄存器的时钟为10M,其输出作为下级寄存器的使能端或者异步清零端
下级寄存器的频率为100M
那么时序分析工具会怎么去分析这条路径呢?
如果是作为下级寄存器的输入端呢?
是否只能加入异步FIFO或者握手信号将该路径先同步至同一时钟?

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地板
viatuzi|  楼主 | 2012-3-27 20:09 | 只看该作者
本帖最后由 viatuzi 于 2012-3-27 20:14 编辑

如果是纯粹的异步时钟的话,一般不做STA的check,即设定为false path。
异步时钟之间,需要按CDC的规则去处理,你可以找一下CDC的相关资料看看。只要你遵循了CDC的相关原则,异步时钟之间的问题大部分都是可以解决掉的。

如果clock1 时钟域的信号送给clock2 时钟域使用,那么一般情况下,要将clock1时钟域的信号用clock2锁两次,然后送到clock2的source端。切记要锁两次以后,输出的一个信号送出去,而不要从clock1送出两个或者多个信号,分别锁两次,然后再送出去。这个是最基本的CDC的原则。

3# lwq030736

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5
GoldSunMonkey| | 2012-3-27 23:26 | 只看该作者
谢谢啦。学习了。

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6
GoldSunMonkey| | 2012-3-27 23:27 | 只看该作者
哪天,我们开一个讲座呗。

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7
lwq030736| | 2012-3-28 09:54 | 只看该作者
4# viatuzi

谢谢楼主~我之前都还不知道CDC是什么呢。。。

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8
viatuzi|  楼主 | 2012-3-28 12:40 | 只看该作者
这没啥,人都是在不停的学习和进步的。

7# lwq030736

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9
GoldSunMonkey| | 2012-3-28 17:41 | 只看该作者
这没啥,人都是在不停的学习和进步的。

7# lwq030736
viatuzi 发表于 2012-3-28 12:40
回复下我啊

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10
1228goto| | 2012-3-28 17:59 | 只看该作者
研究FPGA的飘过,感谢分享!:)

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11
1228goto| | 2012-3-28 18:03 | 只看该作者
偶主要用来作数字信号处理,复杂吧

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12
GoldSunMonkey| | 2012-3-28 21:20 | 只看该作者
:)

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13
GoldSunMonkey| | 2012-3-28 21:20 | 只看该作者
偶主要用来作数字信号处理,复杂吧
1228goto 发表于 2012-3-28 18:03
什么意思?

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14
viatuzi|  楼主 | 2012-3-28 22:17 | 只看该作者
我是个很懒散的人,随性说说还行,开讲座,不适合,呵呵
6# GoldSunMonkey

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15
GoldSunMonkey| | 2012-3-29 08:52 | 只看该作者
我是个很懒散的人,随性说说还行,开讲座,不适合,呵呵
6# GoldSunMonkey
viatuzi 发表于 2012-3-28 22:17
哈哈,还是不要客气了。

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16
viatuzi|  楼主 | 2012-3-29 16:07 | 只看该作者
你帮忙把我这几个FPGA时序分析相关的帖子(后面应该还会有,就看我什么时候能攒出来)标记出来吧,大家有相关的问题可以随时问,我随时可以跟大家讨论。
15# GoldSunMonkey

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17
greenapl1985| | 2013-2-21 21:53 | 只看该作者
谢谢楼主的贡献

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