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共射电路偏置部分的设计方法

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xukun977|  楼主 | 2021-6-23 15:39 | 显示全部楼层 |阅读模式
gaohq| | 2021-6-23 15:55 | 显示全部楼层
本帖最后由 gaohq 于 2021-6-23 15:57 编辑

期待已久
如果是我设计的话,我就比较省事的搞法,把图中的R7和R2不要

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xukun977|  楼主 | 2021-6-23 16:58 | 显示全部楼层
本帖最后由 xukun977 于 2021-6-23 17:05 编辑

扯到5点10分,打卡下班


第一步,先用戴维南等效表示基极偏置网络:



9830160d2f797b6405.png


第二步,我们可以算出所谓的静态工作点(VCE,IC)中的IC为:



7535660d2f864c251f.png


大学教材中,晶体管的VBE是个定值,经常设为0.7V,而且β也是定值,教课书上喜欢取100.

这种好事,只能在教课书上看到,现实生活中,想都别想。


这里设β属于某个区间,例如可以是50到400,而且VBE也属于某个区间,例如0.4V到0.8V

7703860d2f8eb17f8b.png



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xukun977|  楼主 | 2021-6-23 17:09 | 显示全部楼层
本帖最后由 xukun977 于 2021-6-23 17:13 编辑



根据以上条件可知,当β取最小值,而VBE取最大值,此时IC取最小值,原因是显然的:




5562260d2fa204a3f9.png




反之,当VBE取最小值,β取最大值时,IC取最大值。



又因为VCE=VCC-IC(RE+RC),所以VCE反比于IC,也就是说,上面第一种情形,IC取最小值时,VCE取最大值;第二种情形下,IC取最大值,VCE取最小值。


5973560d2fadee0470.png







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wenleileilei| | 2021-6-23 18:16 | 显示全部楼层
算什么算,精算也不会准,工程设计就是拿电阻样本试

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xukun977|  楼主 | 2021-6-23 19:48 | 显示全部楼层
wenleileilei 发表于 2021-6-23 18:16
算什么算,精算也不会准,工程设计就是拿电阻样本试




我的帖子不适合初学者看
出门左拐有B站,其中大约三分之一是讲古老的教课书上课视频,
另三分之一是电子爱好者玩玩电路仿真器的
其中大约十分之一是老外上课视频,这部分含金量高一些,但观众少的可怜。

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wenleileilei 2021-6-23 21:50 回复TA
算我也会算,简单了,像这种负反馈结构对容差的要求比较低,PS:发射少个电容 
king5555| | 2021-6-23 20:50 | 显示全部楼层
楼主的方法是正确的,考虑容差必须仔细计算,甚至更換不同型号晶体管,以及加大电压笵围,热风机去吸,放到冷冻库,大哥大丶无线对讲机丶有刷马达去干扰。

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captzs| | 2021-6-23 22:59 | 显示全部楼层
为什么Ic相差这么大?


5286760d34c30128d5.png

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gaohq| | 2021-6-24 18:07 | 显示全部楼层
顶一下

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captzs| | 2021-6-24 21:40 | 显示全部楼层
captzs 发表于 2021-6-23 22:59
为什么Ic相差这么大?

两个电路参数一样,Ic相差这么大,如果不计算(仿真也是一种计算方法),如何知道工作点是否合适?是否超过ICM?

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