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新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 
点击Next； 
输入工程名称和路径。 
选择RTL Project，勾选Do not specify sources at this time（这样可以跳过添加源文件的步骤，源文件可以后面再添加）。  直接选择Boards，然后选择Zedboard Zynq Evaluation and Development Kit 硬件开发包。  点击Next，再点击Finish，项目新建完成  添加Verilog设计文件（Design Source） 在Project Manager窗口中，右击选择Design Sources，在空白处或任意文件夹上右击，选择Add Sources。 
选择Add or Create Design Sources，点击Next。 
点击Create File按钮，弹出的小窗口中输入文件名，点击OK。  可以一次性新建或添加多个文件，最后点击Finish。 
稍后会弹出定义模块的窗口，也就是刚刚添加的test文件。可以在这里设置test模块的输入输出端口；或者直接点击OK，稍后再自行编写。  点击OK后，如果弹出下面窗口直接点击Yes。 
test文件和对应的模块即创建完成，如下图。  添加Verilog仿真文件（Simulation Source） 操作和上一步添加Verilog设计文件基本一致，唯一的区别是选择Add or Create Simulation Sources。新建一个名为simu的仿真文件。 
设计文件新建完成后，在Design Sources和Simulation Sources中都有，而仿真文件只会出现在Simulation Sources文件夹中。设计文件可以用于仿真，也可以用于最终烧写进开发板，而仿真文件仅用于仿真。 
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