21ic电子技术开发论坛
标题:
上升电平造成的？
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作者:
jiajs
时间:
2021-7-3 17:11
标题:
上升电平造成的？
P1.7使用上升沿触发中断。在仿真运行时，在外部还没有加上中断信号时，会进入一次中断。每次都是这样，是不是由于仿真过程中I/O管脚有上升电平造成的？
作者:
jiajs
时间:
2021-7-3 17:14
接上拉电阻和下拉电阻呢？
作者:
wyjie
时间:
2021-7-3 17:17
初始化完成后要清除一次外部中断标志位
作者:
stly
时间:
2021-7-3 17:18
比如对双极性电压信号转换到单极性输入的ADC，需要对输入电压加一个适当的偏置电压
作者:
dengdc
时间:
2021-7-3 17:21
直接接地或者接高电平，看看还能进中断不？
作者:
wyjie
时间:
2021-7-3 17:22
通过1K电阻上拉，还能进去呀，怪了
作者:
llljh
时间:
2021-7-3 17:24
由于有一句P1IFG |= 0x00引起的，修改为P1IFG = 0x00就可以了。
作者:
renyaq
时间:
2021-7-3 17:26
P1IFG |= 0x00与P1IFG = 0x00的区别是什么？
作者:
wyjie
时间:
2021-7-3 17:29
P1IFG |= 0x0; 这一句什么用也没有啊，寄存器内容保持不变啊。
作者:
juventus9554
时间:
2021-7-3 17:32
这些操作如果针对RAM是没有实际区别的
作者:
zwll
时间:
2021-7-3 17:37
针对SFR可能就不一样了,具体的取决于SFR说明
作者:
pengf
时间:
2021-7-3 17:39
楼主可以运行时候通过修改DIR标志位，从引脚输出功能切换到输入的时候也会有IFG标志位置起，
作者:
xxrs
时间:
2021-7-3 17:41
所以写代码要注意清标志，在初始化的时候就清标志。
作者:
zhanghqi
时间:
2021-7-3 17:43
不用的I/O引脚尽量设置为输出为低电平，防止浮动引脚的异常干扰。。
作者:
zwll
时间:
2021-7-3 17:44
注意好电平信号的状态的，，该高就高，该低就低的。。。
作者:
xxrs
时间:
2021-7-3 17:47
这个是状态不明还是什么原因呢？
作者:
renyaq
时间:
2021-7-3 17:49
可能是软件初始化和清除中断的顺序不对导致的
作者:
stly
时间:
2021-7-3 18:18
软件的问题
作者:
dengdc
时间:
2021-7-3 18:20
调整一下代码顺序 有可能会有进展
作者:
jiajs
时间:
2021-7-3 18:23
哦，那我就知道怎么回事了，多谢大家
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