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我设计时,比如上升沿一组数据进入并处理,后续的处理用下降沿,这样内部路径延时不用考虑了(当然频率不是特别高,小于200MHz mr.king 发表于 2012-3-11 13:32
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我的意思是:比如A信号在一个always中在时钟的上升沿,由低变高,B信号在另一个always中在时钟的上升沿,也由低变高;如果在其它的模块要用到这两个信号的高有效,在同一个时钟(跟A、B同一个时钟)的上升沿处理,就 ... yuxiang2008 发表于 2012-3-11 19:56
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