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求助：inout端口在test文件里面作为输入怎么用

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 楼主| 梦境缠绕 发表于 2012-3-14 16:58 | 显示全部楼层 |阅读模式
inout, 端口, TEST, sd, verilog
请教各位高手，小弟在verilog源程序中定义了一个端口：inout    [15:0] sd;
现在要进行仿真，需要对sd进行赋值，但是在测试文件里面sd被定义为wire型的，不能直接对其进行赋值。
请问我需要怎么操作？谢谢各位了！
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dong_dt 发表于 2012-3-14 17:07 | 显示全部楼层
reg sd_drive_en;
reg [15:0] sd_out_data;
assign sd = sd_drive_en ?  sd_out_data : 16'bz;

想要驱动sd的时候，将sd_drive_en设为高，并且给出sd_out_data的值即可。
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 楼主| 梦境缠绕 发表于 2012-3-14 17:23 | 显示全部楼层
2# dong_dt
谢谢，在源程序中这么用的，没想到在测试程序中也这么用，多谢赐教。
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Backkom80 发表于 2012-3-15 12:45 | 显示全部楼层
同样的操作，TB中也SD对接的信号在SD作为输出用时要给高阻，在SD作为输入用时要给值。
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