发新帖我要提问
返回列表
打印

VHDL PROCESS 敏感信号太多怎么办？

[复制链接]
7349|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
como|  楼主 | 2012-3-14 18:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
PROCESS, VHDL, 信号, 电路, 组合逻辑电路
请教大家一个VHDL语法问题：
设计一个组合逻辑电路，敏感信号很多，必须全部写在process（）列表里？有没有简便方法？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
mr.king| | 2012-3-14 18:39 | 只看该作者
现在编译器智能的把敏感信号加入，你不显式地写也能综合

使用特权

评论回复 赏
板凳
como|  楼主 | 2012-3-14 18:54 | 只看该作者
谢谢2楼，主要是生产告警太多，不方便查找问题。
我已找到答案，VHDL 2008支持 process（all）语法，这样就不会告警了。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

como

20

主题

108

帖子

0

粉丝