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使用特权
70.jpg (132.94 KB ) 下载附件 2021-11-28 20:15 上传 代码编写完成后,点击view RTL Schematic即可进行编译,可查看原理图。
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70.jpg (98.71 KB ) 下载附件 2021-11-28 20:15 上传 原理图生成了,便没有语法错误,接下来尽心时序仿真,检查逻辑错误。
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70.jpg (36.58 KB ) 下载附件 2021-11-28 20:15 上传 重新新建一个文件,verilog test fixture,文件名为tb_led。 70.jpg (19.49 KB ) 下载附件 2021-11-28 20:15 上传 Next~ 70.jpg (20.9 KB ) 下载附件 2021-11-28 20:15 上传 Finish。 70.jpg (62.21 KB ) 下载附件 2021-11-28 20:15 上传 点击simulation,这是仿真界面,双击测试文件,查看代码。
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70.jpg (34.15 KB ) 下载附件 2021-11-28 20:16 上传 在测试文件里添加这两行代码,产生时钟,复位信号置1,电路正常工作。 70.jpg (75.72 KB ) 下载附件 2021-11-28 20:16 上传 为了查看仿真波形迅速,这里将代码里的计数器参数改小点。 70.jpg (61.86 KB ) 下载附件 2021-11-28 20:16 上传
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点击simulate behavioral model,运行仿真。 70.jpg (42.71 KB ) 下载附件 2021-11-28 20:16 上传
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1 开始 2 暂停 3 查看波形 70.jpg (46.13 KB ) 下载附件 2021-11-28 20:16 上传
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将波形放大查看,可以看到仿真完全正确 70.jpg (74.31 KB ) 下载附件 2021-11-28 20:16 上传
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仿真正确后,就可以进行引脚约束从而进行板级仿真了。点击I/O pin planning(planahead)-post-synthesis打开引脚约束软件。 70.jpg (26.56 KB ) 下载附件 2021-11-28 20:16 上传 弹出的窗口点击yes。 70.jpg (123.73 KB ) 下载附件 2021-11-28 20:16 上传 这个界面Close~ 70.jpg (141.63 KB ) 下载附件 2021-11-28 20:16 上传 这里就可根据板子上的引脚或手册来约束引脚。完成后点击close。 70.jpg (47.21 KB ) 下载附件 2021-11-28 20:16 上传
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引脚约束完成后就可以综合,点击configure target device进行综合。
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