为什么DCDC的上下管都是NMOS？

登录 · 发表于 2021-12-3 16:06

今天有人问我，为什么buck的上下管都是NMOS？
我楞了一下，然后开始瞎猜：
Nmos需要一个VGS为正值，PMOS的话，需要VGS为负值，我们现在电路都是正电源，没有负压，所以一般用NMOS；
但是想想，肯定不是这个原因；
于是来问一下大家，为什么都是NMOS？

发表于 2021-12-3 22:16

我记得相同工艺难度下NMOS可以获得比PMOS更低的内阻，相应也就损耗更小。
猜测应该是这个原因

发表于 2021-12-3 23:25

驱动电路输出的逻辑电平是单极性的。

发表于 2021-12-4 09:41

本帖最后由 tianxj01 于 2021-12-4 09:46 编辑

首先是工艺，PMOS功率器件和NMOS功率器件完全是不同的衬底，混合做意味着不能在一个衬底材料上完成，工艺复杂性大大提高（当年互补CMOS逻辑芯片那可是一个国家级项目）当器件上升到功率器件则更甚。再其次，就是就是所谓同等面积，导通电阻更小什么的云云，这其实带有忽悠成分，毕竟，栅极悬浮驱动的复杂性，已经超过其带来的优点了，尤其是在占空比可能为0或者100的时候，也就是说，浮栅驱动占空比限制这个缺陷是不折不扣的。宣传的好处都是尽量为了大多数应用时候可以有更低的成本而言的。事实上在实打实需要0-100%占空比的应用中，芯片用的就是PMOS和NMOS功率输出就可以证明。
至于题目中说的所谓驱动，则是楼主的认知错误，如果是P和N互补驱动，是不需要负压的，只是相对P管，必须是下拉电平驱动而已。

发表于 2021-12-4 10:09

成本低。

发表于 2021-12-4 10:26

电子的迁移率比空穴高，也就是在同样电场下漂移速度更快。迁移率大小直接影响开关速度和导通电阻。pmos的载流子是空穴，同样工艺开关速度速度不如Nmos ，开关导通电阻也更大。
即使是在一般数字ic 芯片里为了让Pmos在反相器中的和Nmos 参数匹配，必须要让pmos 管占据更多的面积来弥补迁移率不足导致电阻增大。
数电课上你有没学过多输入时，要尽量不用或非逻辑设计？因为多个或逻辑输入，会导致多个Pmos管串联，总上拉导通电阻更大了，影响逻辑导通时间。
而用与非逻辑时，n管是串联的，P管并联，相对的下拉总电阻没那么大，对整体速度影响小一些。
同理其他高速，高频应用也是要尽量用n型半导体。如射频领域干脆都不生产p型器件了，都是n型。

发表于 2021-12-4 15:24

同步整流

发表于 2021-12-4 15:53

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发表于 2021-12-4 23:35

因为相同工艺、相同成本下，N MOSFET内阻更低。

有不少BUCK芯片是用P MOSFET的，占空比可达100%。使用N MOSFET的BUCK，最高占空比一般是90%，还得有自举电容。

发表于 2021-12-8 10:14

king5555 发表于 2021-12-4 10:25
楼上各位讲的很好。死区时间和电路结构迫使下臂得用N通道，下臂若用P通道则Vsd很大，并且s极电压直通到芯片 ...

这个图片画的，没看太懂，能否请大佬帮忙详细说一下？

发表于 2021-12-8 10:15

coody 发表于 2021-12-4 23:35
因为相同工艺、相同成本下，N MOSFET内阻更低。

有不少BUCK芯片是用P MOSFET的，占空比可达100%。使用N MO ...

这是为啥，为啥Pmos能做到100%占空比，而Nmos只能到90%？
如果是传输速率的话，那应该是看频率的，而不是占空比吧？

发表于 2021-12-8 16:25

各位讲的很好，上臂用NMOS，需要一个充电泵电路驱动上臂NMOS,应该是成本，功耗综合考虑的选择。

发表于 2021-12-10 14:03

美杜莎发表于 2021-12-8 10:15
这是为啥，为啥Pmos能做到100%占空比，而Nmos只能到90%？
如果是传输速率的话，那应该是看频率的，而不是 ...

因为自举电容要自举啊，100%占空比就自举不了啦。你了解下自举。

发表于 2021-12-10 14:48

工艺问题

[电子元器件] 为什么DCDC的上下管都是NMOS？

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