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流水线设计

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 楼主| aikimi7 发表于 2012-3-22 10:02 | 显示全部楼层 |阅读模式
时钟, verilog, 代码, 寄存器, 电路
用纯Verilog代码写的，怎么实现流水线呢？是不是组合逻辑的输出都先寄存器来，再输出到下一级，这里的时钟是和原来电路一个时钟吧。
前后级的操作时间又怎么看呢？

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Backkom80 发表于 2012-3-22 10:09 | 显示全部楼层
so easy!
移位即可：
always @ ( posedge clk)
begin
      if ( !rst_n ) a <= 8'h01;
      else if ( en == 1'b1 ) a <= {a[6:0], a[7]};
      else a <= a;
end
a为输出的IO去点LED即可，是逻辑1点灯，还是逻辑0点灯视硬件情况来自行修改代码。
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