比较器两个输入先后的问题

发表于 2012-3-22 15:55

比较器的两条输入支路，都较长的组合逻辑和寄存器组成，功能仿真正确，但是时序仿真不对，根据时序图，发现有一条支路的输出延迟有点大，导致有一个数据错误。问题是，怎么保证两个输入基本同时到达呢？
输入之前都加寄存器存起来然后再比较吗？

发表于 2012-3-22 18:07

让比较器的两个输入端同时到达是不太可能的。
可以用mux替代比较器，也可以在前后加寄存器锁存。

发表于 2012-3-22 22:24

解决方法：时序逻辑 + 时序约束

发表于 2012-3-22 22:58

解决方法：时序逻辑 + 时序约束

批准实施～

发表于 2012-3-22 23:08

嘻嘻

发表于 2012-3-22 23:13

发表于 2012-3-22 23:16

这个case用时序约束的方法并不是太好的选择，需要保证在各种case下都符合要求。验证的时候一点验证不到，就会有潜在的风险。
类似的问题我在ASIC上遇到了不止一次，造成的系统不稳定是很难找出来的。
最好的方法就是从设计结构上杜绝出现这种问题的可能。当我们的设计有类似问题的时候，做ECO的最基本的方法就是改变结构。

比较器两个输入先后的问题

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