运行频率和时钟频率的区别

只看该作者 · 2012-3-22 20:35

一个VERILOG 程序时序报告里的最大频率和仿真给的时钟激励的频率的关系是什么？

只看该作者 · 2012-3-22 20:46

仿真中给的激励的频率是期望的频率也是设计中的目标频率
时序报告里的最大频率是电路实际能跑的频率，
一般来说电路实际能跑到的频率要大于目标频率5%-10%。
比如，设计的目标频率为100M，但报告中的fmax只有95M，那对不起，电路工作在100M的频率上会有问题，出现不稳定状态，如报告是有105M，那ok，电路可以正常工作。

只看该作者 · 2012-3-22 20:52

仿真中给的激励的频率是期望的频率也是设计中的目标频率
时序报告里的最大频率是电路实际能跑的频率，
一般来说电路实际能跑到的频率要大于目标频率5%-10%。
比如，设计的目标频率为100M，但报告中的fmax只有95M，那 ...
Backkom80 发表于 2012-3-22 20:46

我的目标频率是100M，时序报告里的结果是71.29M。
正如你说的，现在实际的小了，怎么提高呢？有什么改进措施？
另外，低了不稳定，为什么？
谢谢~~

只看该作者 · 2012-3-22 21:33

查看关键路径(就是报告中那些没有到100M以上的路径)，看看中逻辑延时较长还是布线延时较长，
布线延时较长的话可以尝试通过软件设置来改进。
逻辑延时逻辑较长需从重设计时序，对一些关键路径上的大的组合逻辑分成两个小的组合逻辑+FF的形式改进。
从根本上的改进就是重新设计时序，这是有较的方法，软件设置的改变较果不是很明显。

只看该作者 · 2012-3-22 21:34

低了，建意时间不能满足，会出现亚稳等现象。

只看该作者 · 2012-3-22 21:52

查看关键路径(就是报告中那些没有到100M以上的路径)，看看中逻辑延时较长还是布线延时较长，
布线延时较长的话可以尝试通过软件设置来改进。
逻辑延时逻辑较长需从重设计时序，对一些关键路径上的大的组合逻辑分成两 ...
Backkom80 发表于 2012-3-22 21:33

好的~~谢谢~~

只看该作者 · 2012-3-23 10:02

本帖最后由 aikimi7 于 2012-3-23 10:09 编辑

查看关键路径(就是报告中那些没有到100M以上的路径)，看看中逻辑延时较长还是布线延时较长，
布线延时较长的话可以尝试通过软件设置来改进。
逻辑延时逻辑较长需从重设计时序，对一些关键路径上的大的组合逻辑分成两 ...
Backkom80 发表于 2012-3-22 21:33

你好，我通过代码优化，分解大的组合逻辑现在工作频率基本大于100M了，这样是不是就可以了。如下图所示：
这个看到的是不是就是关键路径啊？还有SLACK怎么都是N/A这个有关系吗？
一般时序报告里还需要注意哪些才保证时序正确呢？
图3中，我对时序都没约束，结果这样可以吗，th都是负数。。。
谢谢~~

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