一个很简单的小程序，想将程序内部一个Verilog小模块封装为IP。目前已将该小模块按照网上资料封装为*.ngc和*.v（只含端口定义），添加到顶层工程文件中，这个顶层工程在Synthesize、Implement Design均能通过编译，而在Generate Programming File出错，已确认管脚分配正确，不知道哪里出了问题？请教！！！！！
错误提示为：
ERROR:PhysDesignRules:368 - The signal <oData_1_OBUF> is incomplete. The signal
is not driven by any source pin in the design.
ERROR:PhysDesignRules:10 - The network <oData_1_OBUF> is completely unrouted. |
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