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这样的时序报告合格吗

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楼主
aikimi7|  楼主 | 2012-3-23 10:16 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时序, hz
我的激励频率为100MHZ，时序报告如下图所示。在时序分析时通过看哪些参数来判断设计的正确呢？

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沙发
aikimi7|  楼主 | 2012-3-23 10:19 | 只看该作者
我用的综合工具是QUARTUS。。。经典时序分析。。。
另外，我未对时序约束，这有影响吗

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板凳
aikimi7|  楼主 | 2012-3-23 10:50 | 只看该作者
我用TimeQuest进行时序分析，SLACK为赋值。这样是不是不正确啊，怎么改进呢?

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地板
atua| | 2012-3-23 12:21 | 只看该作者
Setup有时序不满足的路径,先解决那个吧
时序报告最好先看Summary

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5楼
lwq030736| | 2012-3-23 16:52 | 只看该作者
你不约束时钟的话
默认是按1G的频率来分析的
这说明不了什么问题

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6楼
aikimi7|  楼主 | 2012-3-23 19:43 | 只看该作者
Setup有时序不满足的路径,先解决那个吧
时序报告最好先看Summary
atua 发表于 2012-3-23 12:21

现在我已经解决上诉问题，现在就只剩Unconstrained Paths红着，这说明什么问题呢

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7楼
aikimi7|  楼主 | 2012-3-23 19:45 | 只看该作者
你不约束时钟的话
默认是按1G的频率来分析的
这说明不了什么问题
lwq030736 发表于 2012-3-23 16:52

你说的是默认是1000M的，现在我写了一个SDC文件，约束为100M，结果如下图，那么这个又是什么问题呢？

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8楼
aikimi7|  楼主 | 2012-3-23 20:49 | 只看该作者
7# aikimi7 我知道这是对IO的约束。。

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9楼
lwq030736| | 2012-3-23 21:00 | 只看该作者
8# aikimi7
这个是说你IO脚的TSU和TCO没约束
其实如果你高速并行口的时钟线和数据线都等长，
外部器件的频率不是很高的话不约也没关系的

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10楼
liwsx| | 2012-3-25 11:48 | 只看该作者
路过                     
像各位大侠学习          ＦＰＧＡ

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11楼
daisyly| | 2012-3-29 20:35 | 只看该作者
新手路过学习的。

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12楼
litgb| | 2012-3-29 20:37 | 只看该作者
路过         
学习下

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