上升沿触发它的触发电压是如何定义的？

发表于 2022-2-19 10:43

上升沿触发它的触发电压是如何定义的？

发表于 2022-2-19 10:46

然后呢？你是怎么应对这个的呢

发表于 2022-2-19 10:50

是不是要达到VCC的90%才会触发？

发表于 2022-2-19 10:53

好像还有个时间要求吧

发表于 2022-2-19 10:57

可以用内部DAC做

发表于 2022-2-19 11:01

TTL我记得是2V左右吧

发表于 2022-2-19 11:07

CMOS的要高

发表于 2022-2-19 11:11

问这个干吗

发表于 2022-2-19 11:13

想排除干扰

发表于 2022-2-19 11:19

datasheet 上没有吗

发表于 2022-2-19 11:20

要这个明确的定义

发表于 2022-2-19 11:50

看datasheet上的Vih
5V的TTL的Vih至少要2V，CMOS要3.5V。
不是达到这个值才会触发，而是达到这个值才是可靠的高电平，就单个器件来说，可能不到这个值就触发了。

发表于 2022-2-19 11:55

2V 以上为高,0.8V以下为低.

发表于 2022-2-19 12:01

应该是从低电平到高电平的一个变化过程,高/低电平的定义一般datasheet 都有.
这个,还需要一个时间,一般是几个CLK.

发表于 2022-2-19 12:03

有些IC对边沿陡峭程度比较敏感，如果是单片机的话一般都是由采样电路实现的，对边沿不敏感

发表于 2022-2-19 12:05

边沿触发，是要看边沿时刻前后的保持时间和建立时间的
电压满足电平标准就可以了

发表于 2022-2-19 12:07

看datasheet，Vih，到达这个数就稳定触发内部的触发器采样。

发表于 2022-2-19 12:09

对于不同芯片触发电压有时是不一样的

发表于 2022-2-19 12:10

一定要看datasheet的触发电压 , 每个元件都不盡相同的 .

发表于 2022-2-19 12:14

和cmos，还是ttl有关，一般到边沿触发这的高低电平都很规范了，不然就应该在前面加整形电路