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Verilog小数定标问题

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aikimi7|  楼主 | 2012-3-26 10:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, 代码
Verilog表示小数可采用数的定标来实现。我现在的问题是：
代码里我需要进行数的乘法和加法，所以我把原来8位的输入改为16位输入，即8位表示整数、8位表示小数，现在我想输入还是8位，能不能在代码里添加语句实现16位输入呢？

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