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Verilog小数定标问题

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楼主
aikimi7|  楼主 | 2012-3-26 10:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, 代码
Verilog表示小数可采用数的定标来实现。我现在的问题是：
代码里我需要进行数的乘法和加法，所以我把原来8位的输入改为16位输入，即8位表示整数、8位表示小数，现在我想输入还是8位，能不能在代码里添加语句实现16位输入呢？

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沙发
lifenganhui| | 2012-3-26 14:50 | 只看该作者
不明白，
帮顶

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板凳
明天我还来| | 2012-3-26 22:11 | 只看该作者
同问。等结果

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地板
lwq030736| | 2012-3-27 22:12 | 只看该作者
你要知道你做的已经是最底层的了
乘法就是相与和相加了
你想怎么标怎么做都行，你只要清楚每一步的结果代表什么就行了

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5楼
GoldSunMonkey| | 2012-3-27 23:22 | 只看该作者
1# aikimi7
可以啊，链接的符就可以做到。
如果我理解正确的话。

不过我楼上的哥们说的很对。你只要明白是怎么回事就可以。

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6楼
liqaz| | 2012-3-28 08:54 | 只看该作者
路过，                    
学习了

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7楼
aikimi7|  楼主 | 2012-3-28 20:24 | 只看该作者
1# aikimi7
可以啊，链接的符就可以做到。
如果我理解正确的话。

不过我楼上的哥们说的很对。你只要明白是怎么回事就可以。
GoldSunMonkey 发表于 2012-3-27 23:22

我找到解决办法了。。
可能是我表述的不清楚吧。。
我现在通过对信号分几部分赋值就行了，不知道你懂我的意思不，呵呵~~
之前都没意识到这样，作为初学者实在不是很懂，问题也很幼稚呢。。。
主要现在是实现某个神经网络，是个项目，基础不怎么打好，我就跳着学呢，请见谅！！

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