Verilog小数定标问题

发表于 2012-3-26 10:19

Verilog表示小数可采用数的定标来实现。我现在的问题是：
代码里我需要进行数的乘法和加法，所以我把原来8位的输入改为16位输入，即8位表示整数、8位表示小数，现在我想输入还是8位，能不能在代码里添加语句实现16位输入呢？

发表于 2012-3-26 14:50

不明白，
帮顶

发表于 2012-3-26 22:11

同问。等结果

发表于 2012-3-27 22:12

你要知道你做的已经是最底层的了
乘法就是相与和相加了
你想怎么标怎么做都行，你只要清楚每一步的结果代表什么就行了

发表于 2012-3-27 23:22

1# aikimi7
可以啊，链接的符就可以做到。
如果我理解正确的话。

不过我楼上的哥们说的很对。你只要明白是怎么回事就可以。

发表于 2012-3-28 08:54

路过，
学习了

发表于 2012-3-28 20:24

1# aikimi7
可以啊，链接的符就可以做到。
如果我理解正确的话。

不过我楼上的哥们说的很对。你只要明白是怎么回事就可以。
GoldSunMonkey 发表于 2012-3-27 23:22

我找到解决办法了。。
可能是我表述的不清楚吧。。
我现在通过对信号分几部分赋值就行了，不知道你懂我的意思不，呵呵~~
之前都没意识到这样，作为初学者实在不是很懂，问题也很幼稚呢。。。
主要现在是实现某个神经网络，是个项目，基础不怎么打好，我就跳着学呢，请见谅！！