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[求助]FPGA布线后仿真的问题

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梦境缠绕|  楼主 | 2012-3-27 09:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, 布线, 后仿真, LSI, model
本帖最后由 梦境缠绕 于 2012-3-27 09:49 编辑

我正在用ModelSim做仿真，前面的仿真都正常。但是在布线后的仿真中，发现了一个问题：如下图：在输出中发现有一些很短的数据段，这不应该存在的，请教各位这是为什么啊，会不会对我要实现的功能有影响？谢谢！

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沙发
Backkom80| | 2012-3-27 11:11 | 只看该作者
正常，后仿真中包括了器件的延时，
多位的数据的器件延时有可能不同，所以不会是同时变化的，就看到了一些短暂的数据如你图中标出的位置。

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板凳
GoldSunMonkey| | 2012-3-27 13:12 | 只看该作者
是的。楼上说的对，是这样的。
加上线延时和器件延时以后，你就无法看到功能仿真的一样的波形了

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地板
梦境缠绕|  楼主 | 2012-3-27 16:13 | 只看该作者
这样啊，谢谢了！请问这种情况有没有可能会对功能的正常实现造成影响呢？

2# Backkom80

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5楼
梦境缠绕|  楼主 | 2012-3-27 16:14 | 只看该作者
谢谢你，请问出现这种情况一般会有什么不好的影响不？
3# GoldSunMonkey

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6楼
GoldSunMonkey| | 2012-3-27 23:55 | 只看该作者
这个没什么影响。这个板卡中实际就是这样的情况。

用chipscope或者逻辑分析仪，之所以没有是因为使用了时钟采样。

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7楼
梦境缠绕|  楼主 | 2012-3-28 09:11 | 只看该作者
好的，谢谢了！
6# GoldSunMonkey

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