本帖最后由 cylin09 于 2012-3-27 21:31 编辑
TLC5540 的外部时钟信号CLK通过其内部的时钟发生器产生3路内部时钟，用于驱动3组斩波稳零结构的采样比较器。参考电压分压器则为这3组比较器提供参考电压。其中低位比较器的参考电压是高位比较器的1/16。采用输出信号的高4位由高4位编码器直接提供，低4位的采样数据则由两个低4位的编码器交替提供。其中低 4位比较器是对输入信号的“残余”部分进行变换的（时间为高4位的两倍），因此与标准的半闪结构相比，这种变换方式可减少30%的采样比较器，并且具有的采样率。
时钟信号CLK在每一个下降沿采集模拟输入信号，第N次采集的数据经过3个时钟周期的延迟之后，送到内部数据总线上。此时如果输出使能OE有效，则数据可由CPU读取或进入缓冲存贮器。其中，时钟的高、低电平持续时间tW(H)、tw(L)最小为12.5ns，时钟周期是了小为25ns，因此最高采样速率为40MSPS。图中tpd为数据输出延迟时间，典型值为9ns，最大为15ns；tPHZ、tPLZ为数据输出端有效至高阻的延迟时间，最大为20ns；tPZH、tPZL为数据输出端从高阻转为有效的延迟时间，最大为15ns。 |
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