本帖最后由 heart蓝色CD 于 2022-4-13 11:42 编辑
一、爆靓照
二、实验简介
锁相环全称是锁相环路，是一种反馈控制电路，其主要特点是利用外部输入的参考信号控制环路内部振荡信号和相位。锁相环通常由鉴相器、环路滤波器和压控震荡器三部分组成。
通过 HqFpga 软件配置 FPGA 可以调用内部 IP 核资源，通过改变 IP 核内部分频、倍频及相位差等参数，改变 PLL IP 核的输出频率和相位，从而产生用户所需要的时钟信号。
本实验工程通过 HqFpga 软件调用 PLL IP 核，并对其参数进行配置，从而利用 FPGA 产生不同频率的输出信号；将不同的输出信号映射到 FPGA 引脚，可以通过示波器等设备查看PLL 输出信号的波形，也可以通过 HqFpga 软件的调试模式查看输出信号的变化。
三、资料包下载（实验源码+详细文档说明）
1、源代码
2、实验指导书
iCore3L实验指导书七.pdf
(1.35 MB)
3、原理图
iCore3L_Reva2.pdf
(203.81 KB)
|
楼主
标题置顶
标题高亮
