一、爆靓照
二、实验简介
有限状态机（Finite-state machine,FSM），简称状态机，是一种表示有限个状态及在这些状态之间的转移和动作等行为的数学模型。
FSM 通常由组合逻辑和寄存器两部分组成。寄存器用于存储状态，组合逻辑完成状态译码和产生输出信号。状态机的组成有 3 各基本要素：状态、输入和输出。其中状态是用来划分逻辑顺序和时序规律的变量；输入指的是状态机进入每个状态的条件；输出指的是在某种状态下发生的事件。
描述状态机关键要描述清楚状态机的三个要素，即如何进行状态转移、每个状态的输出是什么、状态转移的条件是什么。状态机有 3 种常用的描述方法：一段式、二段式和三段式。根据输出与输入的关系，又可以分为两大类：
若输出只和状态有关而与输入无关，则称为 Moore 型状态机；
若输入不仅和状态有关而且和输入有关系，称为 Mealy 型状态机。
一段式描述方法是将状态转移的组合逻辑和状态寄存器转移的时序逻辑写在一个always 模块中。缺点是不符合 Verilog 将时序逻辑和组合逻辑分开描述的代码风格，且整个代码结构不够清晰，不利于代码维护和升级，也不利于附加约束、设计的综合和布局布线。
结合本实验的工程代码，理解一段式状态机的描述方法及其局限性。
三、资料包下载（实验源码+详细文档说明）
1、源代码
2、实验指导书
iCore3L实验指导书十二.pdf
(668.66 KB)
3、原理图
iCore3L_Reva2.pdf
(203.81 KB)
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