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[verilog] 一个位宽为32的reg寄存器怎么能在一个时钟确定其中1比特所在的位置，并全部输出

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 楼主| afusimida 发表于 2022-5-9 20:02 | 显示全部楼层 |阅读模式
寄存器, 时钟, 输出
一个位宽为32的reg寄存器怎么能在一个时钟确定其中1比特所在的位置，并全部输出
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XQSir660 发表于 2022-6-5 09:39 | 显示全部楼层
看时钟速率，组合逻辑，二分法
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