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如何让输出信号延时输出

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lifeman001|  楼主 | 2012-3-30 16:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
信号, 输出信号, 移相
本帖最后由 lifeman001 于 2012-3-30 16:42 编辑

输出信号是四路同频率信号，想让四路信号在一个周期内分别延迟一定的时间，然后输出。也就是让同一个信号等间隔延时成四路移相信号。请问，用什么方法实现？

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mr.king| | 2012-3-30 16:50 | 只看该作者
用写程序方法实现

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coco11| | 2012-3-30 17:26 | 只看该作者
:$

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drentsi| | 2012-3-30 20:36 | 只看该作者
如果FPGA速度够快，就用4倍频去采这些信号，再加FD延迟
如果要输出4路同频不同相的时钟，直接用DCM,PLL去搞定

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5楼
lwq030736| | 2012-3-30 20:57 | 只看该作者
用锁相环设定不同相移就行了

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6楼
liqaz| | 2012-4-24 11:01 | 只看该作者
路过，学习了
大家讲的很好

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