两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE的标准。VHDL 1987年成为标准，而Verilog是1995年才成为标准的。这个是因为VHDL是美国军方组织开发的，而Verilog是一个公司的私有财产转化而来的。为什么Verilog能成为IEEE标准呢？它一定有其优越性才行，所以说Verilog有更强的生命力。
这两者有其共同的特点：
1.能形式化地抽象表示电路的行为和结构；
2.支持逻辑设计中层次与范围地描述；
3.可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
4.支持电路描述由高层到低层的综合转换；
5硬件描述和实现工艺无关；
6.便于文档管理；
7.易于理解和设计重用——这点很重要啊！
但是两者也各有特点。Verilog HDL推出已经有20年了，拥有广泛的设计群体，成熟的资源也比VHDL丰富（但是好像我在找资料的时候都是VHDL的资料多一些，这个和现在的氛围有关）。Verilog更大的一个优势是：它非常容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在2～3个月内掌握这种设计技术。而VHDL设计相对要难一点，这个是因为VHDL不是很直观，需要有Ada编程基础（我都不知道是什么，晕了），一般认为至少要半年以上的专业培训才能掌握。
目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖面范围方面有所不同。一般认为Verilog在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强的多。
近10年来，EDA界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用Verilog和VHDL的比率是80％和20％；日本和台湾和美国差不多；而在欧洲VHDL发展的比较好。在中国很多集成电路设计公司都采用Verilog，但VHDL也有一定的市场。
夏宇闻老师推荐应该先学Verilog，然后再学习VHDL。我觉得也是，只会一门语言是不够的，否则在交流上会出现问题，而且用原理图的方法设计数字电路也是一个必备的能力，否则不能软硬通吃，达到大牛的水平啊。
大学里面有的学校会讲述VHDL，但是并不妨碍学习Verilog。
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