[verilog] 求助:Verilog设计一个2位4输入最大数值检测电路

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小张001|  楼主 | 2022-6-19 11:48 | 显示全部楼层 |阅读模式
求助:Verilog设计一个2位4输入最大数值检测电路
RTL代码,testbench仿真测试代码,大概思路是什么
求助各位大神们!!!

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mcu5i51| | 2022-6-20 07:45 | 显示全部楼层
同步方式,1个中间变量,每个时钟对比一个输入,大的保存在变量中,4个周期后输出,并清零,保持根据情况要不要;
非同步:
级联方式:两个对比输出大的到下一级,直到完成;延时会大些;
直接输出: 如果1>2>3>4 输出1,对比所有输入就好,如果支持循环可以在这里简化书写;资源多些

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