求高稳定的500MHz时钟电路

只看该作者 · 2012-4-5 17:07

各大侠，我在做一个产品，需要产生一个高稳定的500MHz时钟。

所谓高稳定，就是很低jitter的意思。

该时钟是用来给ADC用的，jitter大就意味着取样精度降低，所以需要很低jitter。

因为是用在产品上，所以价钱当然越低越好，没有目标价格。

请用类似器件的大侠推荐一下。

2万 · 2012-4-5 17:31

DIY的行不?通讯用的PLL控制的VCO够稳定的，很漂亮的正弦波
UHF频段的8825这颗PLL芯片估计也就两三块*币，VCO两块钱就能搭，步进12.5khZ, 爽
这个频率弄整形，没谱，振荡幅度搞高点，用二极管钳位出来上升沿会比较徒
瞎想的，能不能用不清楚，可能是叟主意

2万 · 2012-4-5 17:34

你那个牛X的FPGA不能分一点资源做PLL？

2万 · 2012-4-5 17:39

AD9516, 0.25~2.95GHz, 抖动1pS, 不过

万片报价10.75美元/片:curse:

只看该作者 · 2012-4-5 18:43

FPGA的PLL，jitter大得要死，不可用的。

DIY没问题，我是想找个成熟的电路方案。

去元器件网站也能找到一些，但是各家说各家自己的好，也不知道怎么选择。

看看同学们怎么选怎么用，我也跟着用好了。

2万 · 2012-4-6 08:57

高Q的振荡器抖动应该很小，设振荡幅值为6V，VCO特性阻抗300欧，振荡器功耗约0.3W，用小电容取振荡电压到3.3V供电的RF三极管做buffer, 射极得到的波形应如红线，看起来还是比较飘亮的CLK, 用铜皮做个火柴盒装好, 用同轴引出来。

2万 · 2012-4-6 09:08

貌似ADC可以异步工作的吧，对精度没多大要求，先别弄PLL，直接上个高Q的LC电容三点式。虽说精度不高，但短时间内不至于有抖动
或者上淘宝花几十块钱淘一个462MHz的二手对讲机先测试可行性，这个有晶体稳频
只要有0.5W的功率，天线上就有5Vrms的射频电压(50R阻抗），Vp-p=7V

只看该作者 · 2012-4-9 09:12

看来，没什么人在这块有经验。

1万 · 2012-4-9 09:39

这个只能买现成的。再贵也要先买个来试试，总不能拖下去。

只看该作者 · 2012-4-9 18:35

找了很久，MAXIM的MAX3638好像可以，不知道有没有人用过。好不好买。

只看该作者 · 2012-4-9 19:52

看你要求的指标是多少了，你这个关键是要高稳定度的时钟源，一般的时钟分配芯片的抖动性能基本可满足要求，但是频率稳定的时钟源就很难找了，普通晶振，温漂很大，很难满足要求，温补晶振很难找到满足要求的，去找专业的恒温晶振，再不行就用原子钟.
另外，你还得买一台安捷伦的频率计，来测试这些晶振的稳定性，市面上售价在100块以下的晶振，没有一款满足要求。
电蚂蚁的做法不合适

只看该作者 · 2012-4-11 11:13

本帖最后由 sahh 于 2012-4-11 11:18 编辑

谢谢Drentsi指点。

其实我的指标只是针对抖动，即jitter，或者说短期稳定度够好就行了，长期稳定度没什么要求，温漂之类的可以不考虑。

所以我打算用普通晶振加PLL，产生low jitter 的时钟，然后用时钟分配芯片来分配，不知道这个方案，能不能达到我要求。如果可行，能不能帮我推荐一些芯片。

网上找了一下，只有美国几家芯片厂有，都在说自家的好。楼上能不能再给点意见？

只看该作者 · 2012-4-11 11:23

MAXIM的MAX3638，带了时钟分配电路，看起来很合适。

但是，研究了一下， clock 跟 clock 之间的延时，即skew，datasheet里面却提都不提。

所以，心里毛毛的，不太敢用它。

只看该作者 · 2012-4-11 11:24

50M时钟感觉还是可以用FPGA的PLL来做的！

只看该作者 · 2012-4-14 00:01

这种东西还是选择集成的比较好，分离器件搭建基本是闹着玩。 ad9518好像便宜点。另外既然有告诉adc，系统中应该也有逻辑期间，所以可能需要多路clock。另外多数adc的随路时钟是可以调整时延的，所以也不必很关心skew。除非你要做好几个adc的同步。

另外这么高的adc，起输入始终应该是差分的。分离lc就更麻烦了。
fpga做这种时钟，基本是打击自己的自信。

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