RS485 MAX485

登录 · 发表于 2022-8-8 16:34

本帖最后由 1004320602 于 2022-8-8 16:36 编辑

求解！想请问一下这个485电路工作原理！还有为什么 P管要这样接！！

！！！！

发表于 2022-8-15 13:18

本帖最后由蓝的天于 2022-8-16 13:51 编辑

      用串联电路电阻分压原理就能明白了。
      一，PB4低电平时，R5和R12对3.3V分压，R12分得的电压为：3.3÷(10k+100)×100=0.03(伏)，因此U1判定DI脚为低电平。
      二，  “这图里面的P管低电平导通了”，电流从3.3V电源出发，流过“P管”，然后经过两条线路流到地去：(1)  经过R9流到地去，(2)  经过R8和R13流到地去。这些电阻两端都会有电压，因此不是“ 这图里面的P管低电平导通了不是流到地去变成0V了？ ”
      P管没导通时，没有电流流过R8和R13，这两个电阻的电压都是0V，DE脚也是0V，是低电平。
      P管导通后，P管的2脚变成3.3V，R8和R13对3.3V分压，R13就分得了电压（楼主计算一下？），这个电压就是DE脚的电压，也就是DE脚的电平变高了。

发表于 2022-8-8 16:35

自顶！！！！！！！！！

发表于 2022-8-8 16:36

发表于 2022-8-8 19:55

收发自动控制

发表于 2022-8-8 20:23

单片机端485我都不用自动收发控制，因为驱动极度不平衡。

发表于 2022-8-8 23:18

实际上那就是一个反相器。因为那个DE的控制和 TX 电平正好是反的。
这种用MOS管或者三极管的办法，都是为了省钱。

可以直接从MCU上引出一个IO，单独控制那个DE。
当然，如果用光耦隔离的话，还是免不了用那个反相器。

不过一般我都用一个74HC1G00来实现，省心，稳定，也不贵。

发表于 2022-8-9 08:10

这种自收发，应用于高速波特率下，不稳定。不推荐使用。

发表于 2022-8-9 08:29

作用就是通过TX信号控制mos管的导通与截止，从而间接控制458收发器的收发使能信号，实现收发自动控制。

发表于 2022-8-9 10:50

建议正经项目不要这么用，点对点收发可能发现不了问题，一旦组网，各个节点120欧电阻解法不对的话，波特率低也没用，直接就不通了

发表于 2022-8-9 15:53

ningling_21 发表于 2022-8-8 19:55
收发自动控制

请教一下！这个电路为什么用上了P 管而不是 NPN三极管？还有自动收发 DI脚不是接地的吗？

发表于 2022-8-9 15:57

QuakeGod 发表于 2022-8-8 23:18
实际上那就是一个反相器。因为那个DE的控制和 TX 电平正好是反的。
这种用MOS管或者三极管的办法，都是为了 ...

能不能详细阐述一下这个电路的工作原理是如何自动收发！这跟我在网上查到的自动收发电路不一样！

发表于 2022-8-9 15:59

hjl2832 发表于 2022-8-9 08:10
这种自收发，应用于高速波特率下，不稳定。不推荐使用。

能否说下不稳定的因素在方面么？菜鸟请教！！！

发表于 2022-8-9 22:42

1004320602 发表于 2022-8-9 15:59
能否说下不稳定的因素在方面么？菜鸟请教！！！

不如反过来想想，一个晶体管芯片商设计和制造角度很容易集成到芯片内部去，为何还把收发使能脚单独引出来呢？所以用一个IO去切换收发才是正确的，否则都是耍流氓。

发表于 2022-8-10 08:07

1004320602 发表于 2022-8-9 15:59
能否说下不稳定的因素在方面么？菜鸟请教！！！

会影响脉冲的宽度，0/1宽度不一样；还有楼上也说了就是总线不平衡，应该是A/B对是>0.2V/<-0.2V，变成0/0.2V了；还有你电路的A/B上下拉电阻是不是有问题

@cjseng · 发表于 2022-8-10 08:29

1004320602 发表于 2022-8-9 15:59
能否说下不稳定的因素在方面么？菜鸟请教！！！

要分析原因，得首先分析这个自收发的原理。
我们知道，在TX空闲时，TX脚是高电平，而485芯片工作在TX模式时要求DE脚为高，所以通过这个自收发电路不难看出，它是利用TX空闲（RX接收模式）时DI脚高电平，DE脚低电平；TX发送（RX空闲模式）时DI脚低电平，DE脚高电平这个特点。
那么这样问题就来了，在每次发送的过程中，比喻串口设置8N1，每发送一个bit，TX信号都有一个高低电平变化的过程，这样的话，根据上面的分析，485芯片就会在每发送一个bit 的数据时切换一次收发模式。当发送一个字节(8bit)时，它就切换了8次这种收发状态。
我们又知道，硬件电路在进行状态变化时，从变化开始到信号稳定，它是需要变化时间的，这就是我们平时讨论的上升沿和下降沿。这样，当频率高到一定值（大于等于485芯片要求的RE/DE转换时间，这里假设芯片都是理想状态），芯片的工作逻辑就会出现错误。
我以前实测，在大数据长时间拼包状态，自收发模式不能超过38400波特率，否则丢包现象严重。当然，不同的芯片型号，这个参数有区别。也许有些芯片在115200模式也能正常
这理有一个小技巧可以优化，就是在图上的R12电阻上并联一个102~104的电容加速。

发表于 2022-8-10 11:11

上下拉电阻是不是搞反了，一般A端是接上拉，B端接下拉的

发表于 2022-8-10 21:24

sjnh 发表于 2022-8-10 08:07
会影响脉冲的宽度，0/1宽度不一样；还有楼上也说了就是总线不平衡，应该是A/B对是>0.2V/ ...

其实我而觉得这个上下拉是不是搞反了？但是这个电路又是用开的！！！

发表于 2022-8-10 21:25

dalarang 发表于 2022-8-10 11:11
上下拉电阻是不是搞反了，一般A端是接上拉，B端接下拉的

是的！我查阅网上的电路都是你说的！但是这个电路又是用开的！！！

发表于 2022-8-10 22:05

hjl2832 发表于 2022-8-10 08:29
要分析原因，得首先分析这个自收发的原理。
我们知道，在TX空闲时，TX脚是高电平，而485芯片工作在TX模式 ...

问题1：是利用TX空闲（RX接收模式）时DI脚高电平，DE脚低电平。
         DI脚的高电平，也就是TX脚高电平，是R18/10K电阻上拉到3.3V给的，高电平吗？
但是 DE脚要得到低电平，不是需要 TX脚也就是 PD2脚给出个低电平去导通 PMOS 管来把 3.3V 拉到地来使 DE/RE这个2脚得到低电平使能，  从而使芯片转换到接收模式？
但是这个电路 TX脚我不给低电平 PMOS 不导通！还有个 R26/10k的电阻下拉到底地！DE脚不也一直是低电平，不也一直是接收状态？怎么转换到发送状态？

其实！就是看不懂这个电路的 PMOS 是怎么来控制 RE/DE这2个脚的高低电平的转换（接收跟发送状态的切换）还有这个R26 电阻一直是拉到地那RE/DE脚不就是一直是低电平（一直是接收状态）？

还有 TX脚我给低电平但是 R18/10K电阻又是上拉到 3.3V 的（高电平）这样不冲突吗？难道是R25电阻在中间隔开的原因？？？  纯白小白！！！！

发表于 2022-8-10 22:08

QuakeGod 发表于 2022-8-8 23:18
实际上那就是一个反相器。因为那个DE的控制和 TX 电平正好是反的。
这种用MOS管或者三极管的办法，都是为了 ...

DE 脚由R26电阻下拉到地一直是低电平！我的PMOS 导通了也是低电平！那这样不就是一直都是接收状态了？

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