自定义配置 Aurora IP简介
可以使用 Vivado工具对 Aurora 8B/10B 内核进行定制，以满足各种要求。
下图显示了定制 IP 界面的核心选项选项卡，其中包含 Zynq®-7000 和 7 系列器件的默认选项。 左侧显示了当前配置的 Aurora 8B/10B 内核的代表性框图。 右侧包含用户可配置的参数。
图 4-2 和图 4-3 显示了 UltraScale器件的核心选项选项卡。
7系列Physical Layer
7系列Physical Layer可配置选项如下：
Lane Width
选择内核中使用的收发器的字节宽度。该参数定义收发器的 TXDATA/RXDATA 宽度和用户接口数据总线宽度。 有效值为 2 和 4。默认值：2
Line Rate
线路速率，在 0.5 (Gb/s) 到 6.6 (Gb/s) 的有效范围内输入线路速率值（千兆位/秒）。该值是通过串行链路传输数据的未编码比特率。 内核的总数据速率为（0.8 x 线路速率）x Aurora 8B/10B 通道。 默认值：3.125 Gb/s
GT REFCLK (MHz)
从下拉列表中选择收发器的参考时钟频率。 参考时钟频率取决于所选的线路速率。 为获得最佳结果，请选择可实际应用于目标器件参考时钟输入的最高速率。
默认值：125.000 MHz
INIT clk (MHz)
在文本框中输入有效的 INIT 时钟频率。默认值：Zynq-7000 和 7 系列器件为 50 MHz，UltraScale 器件为 (line_rate/lane_width)。
DRP clk (MHz)
在文本框中输入有效的 DRP 时钟频率。 UltraScale 器件的 INIT 时钟和 DRP 时钟频率相同。默认值：50 MHz
UltraScale 系列Physical Layer
相比7系列Physical Layer可配置选项，UltraScale 可配置的选项增加以下部分：
Column Used
从下拉列表中选择适当的 GT 列。默认值：Right
Lanes
选择要在核心中使用的通道数。 有效范围取决于所选的目标设备。
默认值：1
Starting GT Quad
从下拉列表中选择起始通道的起始 GT Quad。 内核配置有连续数量的通道，并选择了通道选择选项。
默认值：Quad X1Y0
Starting GT Lane
从下拉列表中选择内核的起始通道。 使用起始 Quad、通道和起始通道，生成具有连续通道数的核心。
默认值：X1Y0
内核不支持跨 SLR 边界的通道绑定，并且受到 Vivado的限制。
GT Refclk Selection
从下拉列表中选择 UltraScale 器件收发器的参考时钟源。
默认值：Quad X1Y0 的 MGTREFCLK0
Generate Aurora without GT
此选项仅适用于 UltraScale 和 UltraScale+ 设备。 如果选择此选项，则生成的 Aurora 内核不带 GT，示例设计中提供了 GT。
Link Layer
Dataflow Mode
选择 Aurora 8B/10B 内核支持的通道方向选项。单工 Aurora 8B/10B 内核具有一个单向串行端口，可连接到互补的单工 Aurora 8B/10B 内核。 可用的选项是 RX-only Simplex、TX-only Simplex 和 Duplex。
默认值：Duplex
Interface
选择用于内核的数据路径接口类型。 选择成帧以使用允许封装任何长度的数据帧的 AXI4-Stream 接口。 选择 Streaming 以使用简单的 AXI4-Stream 接口通过 Aurora 8B/10B 通道流式传输数据。
默认值：Framing
Flow Control
Flow Control 选择所需的选项以将流量控制添加到核心。 用户流控制 (UFC) 允许应用程序通过 Aurora 8B/10B 通道发送简短的高优先级消息。本机流量控制 (NFC) 允许全双工接收器调节发送给它们的数据的速率。 立即模式允许在数据帧中插入空闲代码，而完成模式仅在完整数据帧之间插入空闲代码。
可用选项如下：
None
UFC
Immediate NFC
Completion NFC
UFC + Immediate NFC
UFC + Completion NFC
默认值：无
Back Channel
选择Back Channel 选项仅用于单工Aurora 内核； 双工 Aurora 内核不需要此选项。
可用选项有：
Sidebands
Timer
默认值：Sidebands
Use Scrambler/Descrambler
使用加扰器/解扰器 选择以将 16 位加扰器/解扰器包含到 Aurora 8B/10B 设计中。
默认值：未选中
Little Endian Support
选择以将所有接口更改为 little endian 格式。 默认情况下，核心使用大端格式。
默认值：未选中
Error Detection
Use CRC
选择以包含用户数据的 CRC。 根据通道宽度 2 或 4，内核分别实现 CRC16 或 CRC32。
Debug and Control
Additional Transceiver Control and Status Ports
选择在核心顶层包括收发器控制和状态端口。
默认值：未选中
Vivado Lab Tools
选择以将 Vivado 实验室工具添加到 Aurora 8B/10B 内核。 该选项提供了一个调试界面，可显示 Vivado Logic Analyzer 中的内核状态信号。
默认值：未选中
C_DOUBLE_GTRXRESET
此参数可以在自定义 IP 时使用 TCL 控制台设置为 1。 启用此参数以在由于非常高的 ppm 差异导致频繁的缓冲区上溢/下溢的情况下断言额外的复位。 在 IP 硬件调试期间，如果在 gt_reset_i 置低后看到 RX 电气空闲退出条件，您也可以设置此参数。
默认值：0（GUI 上不存在）
Shared Logic
下图显示了 Customize IP 界面的 Shared Logic 选项卡。
选择该选项以在 IP 内核或示例设计中包含收发器通用 PLL 及其逻辑。
可用选项：
在内核中包含共享逻辑
在示例设计中包含共享逻辑
默认：在示例设计中包含共享逻辑
下图显示了自定义 IP 界面的 GT 选择选项卡。
Column/Row Used
此选项仅对具有多于一列/行的设备可见。从下拉列表中选择使用的收发器的相应列/行。 使用的列仅对 Virtex-7 和 Kintex-7 设备启用，使用的行仅对 Artix-7 设备启用。
默认值：left/top
Lanes
选择要在内核中使用的通道数（收发器）。 有效范围为 1 到 16，取决于所选的目标设备。默认值：1
Lane Assignment
通道分配，参见上图中信息区域中的图表。两行或四个框代表一个四边形。 每个活动框代表一个可用的收发器。 提供了一个工具提示来指定哪个收发器（例如，GTXE2_CHANNEL_X0Y0）正在硬件中实现。Aurora 8B/10B 内核以递增方式生成收发器布局 (LOC) 约束。 车道编号仅用于启用车道而不是分配车道编号。
GT Refclk1 和 GT RefclK2 核心生成 单击确定生成核心。 Aurora 8B/10B 内核的模块使用与内核顶层相同的名称写入 Vivado 设计工具项目目录。 有关 example_design 目录和文件的详细信息，请参见第 80 页的输出生成。注： 1. 在 IP 集成器中，Aurora 8B/10B 内核按照 IP 集成器指南以长格式设置预期频率值； 但是，内部核心精度与 Vivado IDE 中显示的相同。
数据和流控端口分组为AXI4-Stream接口。 其他输入和输出端口被分组为显示接口。
对于显示接口中分组的端口，应手动进行连接。
GT Refclk1 and GT RefclK2
从本节的下拉列表中选择 GTP、GTX 或 GTH Quad 的参考时钟源。
默认值：
GT REFCLK Source 1：GTPQn/GTXQn/GTHQn；
GT REFCLK Source 2：None.
n 的值取决于串行收发器（GTX 或 GTH）的位置。
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