`timescale 1ns/ 1ns
module dff_notifier (q, ck, d, rst);
input ck, d, rst;
output q;
reg FLAG; // 1-bit notifier
// dff 网表
……
specify
(ck => q) = (2: 3: 4);
$setup(d, posedge ck, 2, FLAG);
endspecify
endmodule
module test;
reg ck, d, rst;
dff_notifier (q, ck, d, rst);
// 产生激励并检查响应
always @(notifier) begin
rst = 1; #10 rst = 0;
end
endmodule |
楼主
标题置顶
标题高亮
