新手，写的timescale程序，时序仿真不是理想图，求解惑

只看该作者 · 2012-4-10 21:53

我用的是quartus，我写了个timescale程序，请各位看看，编译通过但是时序仿真时就是不是理想图。
`timescale 100ns/10ns
module delay(din,dout);
input din;
output dout;
wire din;
reg dout;
always @(din)
#3 dout=din;
endmodule
这个程序我理解的是输入有变化时，延时300ns后，输出才等于输入。我先用的是simulator tool的功能仿真，没有延时，如1图。后又用的时间仿真，延时有不到10ns，如2图。不知道为什么，请路过的解释解释。