模块例化问题

发表于 2012-4-12 09:34

模块例化对参数列表的某些参数可以直接赋常量吗？

发表于 2012-4-12 09:38

可以的：）

发表于 2012-4-12 09:40

ENTITY mcu1 IS
GENERIC (addrwidth : INTEGER := 16);
PORT(
add_bus : OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0) );
...

发表于 2012-4-12 09:40

上面为VHDL的例子

发表于 2012-4-12 09:42

module multiplier (a, b, product);
      parameter a_width = 8, b_width = 8;
      localparam product_width = a_width+b_width;
      input [a_width-1:0] a;
      input [b_width-1:0] b;

发表于 2012-4-12 09:43

上面Verilog的例子

发表于 2012-4-12 09:54

module multiplier (a, b, product);
      parameter a_width = 8, b_width = 8;
      localparam product_width = a_width+b_width;
      input [a_width-1:0] a;
      input  b;
GoldSunMonkey 发表于 2012-4-12 09:42

我指的是模块调用对参数例化时可不可以直接赋值？
比如
被调用模块:
module dd(d,e)
.....
endmodule

顶层模块：
module abc(a,b,c)
....
module dd(b,0);//调用dd
endmodule

”module dd(b,0);//调用dd“中第二个参数赋值为0这样可以吗？？

发表于 2012-4-12 10:48

这个得看你的dd中的e支不支持0,如果支持，没问题。

发表于 2012-4-13 00:33

GoldSunMonkey大圣，您的分数爬升得太快了。都16562了。

发表于 2012-4-13 15:21

路过学习了解了

发表于 2012-4-13 16:49

GoldSunMonkey大圣，您的分数爬升得太快了。都16562了。
nongfuxu 发表于 2012-4-13 00:33

天，你不喜欢？

发表于 2012-4-13 16:49

路过学习了解了
liedc 发表于 2012-4-13 15:21

欢迎提出意见

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