我买了夏宇闻老师的《Verilog 数字系统设计教程》(第四版）
其中第114页有一个例子，我想做这个实验，可是不成功
代码为：
`timescale 10ns/1ns
module LAMP_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg clk;
reg rst_n;
// wires
wire led;
// assign statements (if any)
LAMP i1 (
// port map - connection between master ports and signals/registers
.clk(clk),
.led(led),
.rst_n(rst_n)
);
<font color="#ff0000">reg a,b,c;
initial begin
a=1'b1;b=1'b0;c=1'b1;
if($test$plusargs("DISPLAY_VAR"))
$display("Dispaly=%b",{a,b,c});
else
$display("No Dispaly");
end</font>
endmodule
书上说仅当在运行时设置了标志DISPLAY_VAR时才显示变量。可以指定+DISPLAY_VAR选项在程序运行时设置标志。
我不知道怎么设置，请高手解惑，谢谢！
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