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选通显示的仿真问题

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比神乐|  楼主 | 2022-10-8 16:38 | 显示全部楼层 |阅读模式
我仿真夏宇闻老师书上的例子
代码如下:
`timescale 1 ns/ 1 ps
module LAMP_vlg_tst();
// constants                                          
// general purpose registers
reg eachvec;
// test vector input registers
wire b;
reg clk;
wire d;
reg rst_n;
// wires                                               
wire a;
wire c;

// assign statements (if any)                          
LAMP i1 (
// port map - connection between master ports and signals/registers   
        .a(a),
        .b(b),
        .c(c),
        .clk(clk),
        .d(d),
        .rst_n(rst_n)
);
always @(posedge clk)
begin
a=b;
c=d;
end

always @(posedge clk)
$strobe("Displaying a=%b,c=%b",a,c);                                                   
endmodule

结果出错:
5.jpg
其实就是
a=b;
c=d;那两条语句出错。
高手支招,谢谢!

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GavinZ| | 2022-10-29 08:48 | 显示全部楼层
本帖最后由 GavinZ 于 2022-10-29 08:50 编辑

要是信号方向合法,用assign把他俩连接;你这看着很疑惑,不知道做什么。

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