锁存器
在创建一组时钟元素时，通常有一个令人信服的理由使用基于锁存器的设计。用锁存器实现的单位寄存器可能只使用传统D型触发器所需的60%的逻辑门。如果您的设计使用大量的配置寄存器、FIFO，或者有详细的数据路径，那么使用锁存时的节省可是相当可观的。既然锁存器可能与时钟使能的D触发器的时钟使能信号相同，那么在FPGA设计中通常不使用锁存器呢?其中显示了锁存器是如何工作的。
锁存器关闭时，锁存器的Q输出是稳定的。当锁存器打开时，输入被连续地复制到输出。锁存器在两个潜在的陷阱：
- 输入端毛刺：锁存器D输入上的任何毛刺都会直接传播到输出。当然，通过确保输入上没有任何毛刺，这是可行的。然而，在同步系统中，总线往往在时钟边缘切换状态，锁存器使能通常跨越时钟传输从而容易产生毛刺。
- 使能端毛刺：也许比锁存器输入端的毛刺更糟糕的是使能线上的毛刺。如果一个锁存器使能毛刺是异步解码的结果，那你的设计可真是太棒了！本文的第一部分讨论了如何消除毛刺。
基于寄存器的设计没有上面列出的任何缺点。竞争条件很少甚至不存在，控制或D信号上的毛刺不太可能造成伤害，信号可以在一个时钟周期内可靠地锁存住。基于寄存器的设计可能比基于锁存的设计更大，但它更健壮。如果你一定要用锁存器，那就要小心了!
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