如何写testbench里不规则激励信号

只看该作者 · 2012-4-16 19:19

本帖最后由 kdurant 于 2012-4-16 19:20 编辑

verilog语言

假如clk为1M（SPI的时钟）

    initial

        begin

            CLK10M     = 1;

            forever #`clk_cycle     CLK1M  = ~ CLK1M ;

        end

我想在SI上模拟一串连续或者随机的数据输入(0x55,0xaa,0x31,0x47……），该怎么做？

    initial

        begin

            RST         = 0 ;

            #100    RST         = 1 ;  

        end

向RST这种方式当然可以设置激励，但如果数据多，肯定很麻烦

谁可以说下其他的办法，最好给个例子

PS：testbench真的让我很困惑

只看该作者 · 2012-4-17 12:22

无人？

只看该作者 · 2012-4-17 17:16

版主出来讲解下啊

只看该作者 · 2012-4-17 20:18

random gen

只看该作者 · 2012-4-17 20:33

forever #`clk_cycle 是啥啊，楼主，我是菜菜

只看该作者 · 2012-4-18 17:57

以设定clk_cycle的时间为周期，永远执行后面的语句

1万 · 2012-4-18 22:26

读取文件。写一个文件，然后通过函数读文件。

但是我对verilog不熟，具体函数不知

只看该作者 · 2012-4-20 16:51

貌似用random命令可以差生需要的随机数哈
data={$random} %256;
data的范围就是0-255范围内的随机数

只看该作者 · 2012-4-25 15:00

我也想知道。

只看该作者 · 2012-4-25 15:03

写测试向量的手段对我没用,因为我处理的是ADC来的信号,非正弦,理想信号没法测试异常

只看该作者 · 2012-4-29 10:18

使用random函数撒，可以产生随机数~~~

只看该作者 · 2012-5-2 12:19

random函数怎么产生1，0