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6个IO引脚有电平变化的时候需要发出一个脉冲，用Verilog写

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楼主
ywzqdpj|  楼主 | 2022-12-7 21:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPLD, FPGA
本帖最后由 ywzqdpj 于 2022-12-8 09:36 编辑

我用的是max ii 的CPLD，我想实现一个功能：当CPLD上6个IO引脚有电平变化的时候，会生成一个脉冲发出去，用Verilog该怎么写？

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沙发
玄德| | 2022-12-13 11:23 | 只看该作者

把六个IO拼一起。

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板凳
gaochy1126| | 2022-12-29 20:17 | 只看该作者
如果是高电平的，你可以通过或语句，控制把这6个引脚的电平变化发出去。

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