各位大神，小弟求指导，关于ISE用verilog编程序，除了自己编的代码还需要添加什么文件或者资源才能跑起程序么？
例如如下程序module jfq(a,b,c,count,sum);
input[3:0] a;
input[3:0] b;
input c;
output count;$ ]/ l4 I3 C6 u* w
output[3:0] sum;www.fpga-design.net8 B5 A$ }4 `# K0 c% A" ~2 D
assign{c,sum}=a+b+c;
endmodule
这是.v文件，只是通过Simulate behavioral model跑完以后提示Signal Unknown signal received，不知道哪出错了求指导啊 |
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