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[FPGA] verilog语言中模块的端口的输入类型

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 楼主| tao180539 发表于 2022-12-27 22:13 | 显示全部楼层 |阅读模式
Wire, module, 输出, 端口, 模块, Verilog语言
本帖最后由 tao180539 于 2022-12-27 22:15 编辑

输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire。这句话怎么理解，module输入不能是reg类型吗

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gaochy1126 发表于 2022-12-29 20:15 | 显示全部楼层
result 也是作为reg类型的。 你可以在块里面对result进行赋值的。      
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