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请教：verilog实现的UART模块中波特率的时钟分频问题……

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楼主
yuxiang2008|  楼主 | 2012-4-18 12:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
UART, verilog, 时钟分频, ps, FPGA
大家在xilinx的FPGA上做开发的UART或者422怎么实现从系统的时钟，比如20MHZ分频实现，UART模块或者422模块的38400bps、57600bps、115200bps、230400bps这些速率需要的时钟？如果要用外挂时钟实现230400bps，需要外挂一个多大的晶振？谢谢

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沙发
liwsx| | 2012-4-18 15:57 | 只看该作者
这个不是太清楚，帮楼主顶一个

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板凳
yuxiang2008|  楼主 | 2012-4-18 23:45 | 只看该作者
呵呵，谢谢。FPGA要搞好不容易啊……

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地板
快乐出发| | 2012-4-19 19:49 | 只看该作者
:L

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5楼
summerxue| | 2012-4-19 21:58 | 只看该作者
当然是通过对主时钟进行分频得到了。但20MHz可能有点低，因为若使用230400波特率，设计中还要使用它的16倍频信号，那么分频比只有5.4，分频误差较大，可以考虑40M以上的晶振。

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6楼
yuxiang2008|  楼主 | 2012-4-20 00:33 | 只看该作者
自己刚查了，可以外加一个7.3728MHz或者11.0592MHz的晶振，或者将20MHz通过CLKDLL倍频到40MHZ然后再16*11分频可得到227.273KHz左右的频率，误差在1.356%左右

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7楼
lirfv| | 2012-4-20 09:20 | 只看该作者
路过，
学习了

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8楼
碧溪| | 2012-11-29 21:54 | 只看该作者
学习

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9楼
gaochy1126| | 2012-11-30 09:00 | 只看该作者
使用计数 取反

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10楼
hawksabre| | 2012-12-27 18:28 | 只看该作者
建议使用大的晶振   主要考虑他的频率   之后通过分频实现  呵呵   帮你顶一个

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