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FPGA管脚输出 直接寄存器输出有什么缺点吗

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楼主
Anthonybrave|  楼主 | 2023-1-10 18:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
我手里有一份代码，里面管脚输出都是用assign转2次输出，直接寄存器输出有什么缺点吗？
output  b;   //输出管脚

assign   b1 <= b0;
assign   b   <= b1;

always@(posedge clk)
begin
        b0 <= x;
end

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沙发
nethopper| | 2023-1-14 19:09 | 只看该作者
“assign” 只能用 “=” 吧？

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