本帖最后由 lllxxx111 于 2023-1-25 01:26 编辑
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@21小跑堂 在项目开发过程中，需要设计一款高速PCB板，此PCB上面的要求是放置三块赛灵思7系列的FPGA小板，保证其中的两块能够实现互通互联，并且FPGA小板是通过高速连接器实现与设计的PCB光板对插，高速连接器如下图1，插头在FPGA小板上，底座在新设计的PCB小板上面。
图1 高速连接器
这个连接器的焊盘是异性。具有不规则性，这是此次面临设计的挑战之一。可以看出每一个差分信号线的焊盘是长短不一的。如图2。
图2异形插座焊盘尺寸图
还有就是按照要求差分信号的PCB布局必须要用Cadence软件。之前一般都是用PADS画图，第一次接触此软件，简单介绍一下：Cadence 是一个大型的EDA 软件，这款软件可以完成电子原理图设计PCB设计和线路的仿真，现在国内很多大型公司现在基本上都用这款软件进行ASIC 设计，FPGA 设计和PCB 板设计。与众所周知的EDA 软件Synopsys相比，Cadence 的综合工具略为逊色，我在使用中也发现了一些问题，例如绘制出来的原理图并不能和常见的AD进行转换等等。然而Cadence 在仿真电路图设计，自动布局布线，版图设计及验证等方面却有着绝对的优势.Cadence 与Synopsys的结合可以说是EDA 设计领域的黄金搭档。此外Cadence 公司还开发了自己的编程语言skill，并为其编写了编译器。由于skill 语言提供编程接口甚至与C 语言的接口，所以可以以Cadence 为平台进行扩展用户，还可以开发自己的基于Cadence 的工具。实际上整个Cadence 软件可以理解为一个搭建在skill语言平台上的可执行文件集。所有的Cadence 工具都是用Skill 语言编写的。在使用Cadence设计差分信号的时候,由于差分信号的走线必须等长，等宽,紧密靠近并且差分信号的线要区别于普通的单端线，有利于后面制版，所以我设置了单端线宽是6mil(0.1524mm)，差分信号的线宽是5.9mil(0.1499mm)如图3。
图3差分信号的线宽设置，线距设置。
设置好差分信号约束以后，Cadence会自动走线，在第一版PCB设计出来，实际生产了之后发现高速信号并没有走通,1.25Gbps都跑不到，进又进行了PCB的检查，发现在一些差分信号走线经过过孔之后并没有控制好线的约束，导致了差分信号的间距产生了变化。差分信号线是相伴相随的，要严格控制两条线之间的线距。同时要保证线宽一致，之后又经过分析发现插座使用的异形焊盘，异形焊盘的话，焊盘的长短不一致。但是Cadence软件以实际走线来确定差分信号线的长度。Cadence软件会使差分信号线自动走到焊盘中央，由于焊盘的不一致导致了长的焊盘会比短的焊盘多出6mil左右的长度，这就造成了高速信号跑不通。
图4异形焊盘多出部分
插头、插座长短接触件引脚焊接端尺寸偏差 1.27mm如图5，所以，我们决定插头、插座的短接触件分别补偿0.635mm，又因为插头部分已经无法更改。只能在插座那里进行双倍补偿。所以说在设计的时候，PCB板上的插座进行了1.27mm的补偿，之后再进行第二次制版，发现可以跑到5Gbps,说明方案解决了此问题。
图5每个差分对的长短焊盘示意图
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