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[Verilog HDL]

verilog for循环的使用

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gaochy1126|  楼主 | 2023-1-31 21:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FOR, FOR循环, verilo, verilog

Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下：
1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错


2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错

3、for语句在always 外部，或者使用for循环例化模块，需要定义genvar变量，否则有些仿真工具会报错。


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