打印
[Verilog HDL]

Verilog中的initial块

[复制链接]
2496|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gaochy1126|  楼主 | 2023-1-31 21:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1.initial语句
initial语句的格式如下:
initial
    begin
        语句1;
        语句2;
        ......
        语句n;
end


举例说明:
[例1]:
initial
    begin
        areg=0; //初始化寄存器areg
        for(index=0;index<size;index=index+1)
            memory[index]=0; //初始化一个memory
end


在这个例子中用initial语句在仿真开始时对各变量进行初始化。
[例2]:
initial
    begin
        inputs = 'b000000; //初始时刻为0
        #10 inputs = 'b011001;
        #10 inputs = 'b011011;
        #10 inputs = 'b011000;
        #10 inputs = 'b001000;
end


从这个例子中,我们可以看到initial语句的另一用途,即用initial语句来生成激励波形作为电路的测试仿真信号。一个模块中可以有多个initial块,它们都是并行运行的。
initial块常用于测试文件和虚拟模块的编写,用来产生仿真测试信号和设置信号记录等仿真环境。

使用特权

评论回复

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

个人签名:这个社会混好的两种人:一是有权有势,二是没脸没皮的。

1061

主题

11320

帖子

26

粉丝