使用 STM32 缓存来优化性能与功率效率

只看该作者 · 2023-2-13 09:52

引言本应用笔记描述了意法半导体开发的首款指令缓存(ICACHE)和数据缓存(DCACHE)。
在 Arm® Cortex®-M33 处理器的 AHB 总线中引入的 ICACHE 和 DCACHE 嵌入到下表中列出的 STM32 微控制器(MCU)中。这些缓存使用户从内部和外部存储器提取指令和数据时或在用于外部存储器的数据流量时提高应用性能并降低功耗。
本文档提供了典型示例，以强调 ICACHE 和 DCACHE 功能，并便于配置。

1 ICACHE 和 DCACHE 概述
本节概述了嵌入在基于 STM32 Arm® Cortex®内核的微控制器中的 ICACHE 和 DCACHE 接口。本节详细介绍了 ICACHE 和 DCACHE 图，以及在系统架构中的集成。
提示 Arm 是 Arm Limited（或其子公司）在美国和/或其他地区的注册商标。

1.1 STM32L5 系列智能架构
此架构基于总线矩阵，允许多个主设备（Cortex-M33、ICACHE、DMA1/2 和 SDMMC1）访问多个从设备（如Flash 存储器、SRAM1/2、OCTOSPI1 或 FSMC）。
下图描述了 STM32L5 系列智能架构。

由于将 8-Kb 的 ICACHE 接口引入了其 C-AHB 总线，通过快速总线从内部存储器（Flash 存储器、SRAM1 或SRAM2）或通过慢速总线从外部存储器（OCTOSPI1 或 FSMC）提取代码或数据时，Cortex-M33 的性能有所提升。

只看该作者 · 2023-2-13 09:53

1.2 STM32U5 系列智能架构
此架构基于总线矩阵，允许多个主设备（Cortex-M33、ICACHE、DCACHE、GPDMA1、DMA2D 和SDMMC1/2）访问多个从设备（如 Flash 存储器、SRAM1/2/3/4、BKPSRAM、OCTOSPI1/2 或 FSMC）。

下图描述了 STM32U5 系列智能架构。

1.3 ICACHE 框图
ICACHE 框图如下图所示。

ICACHE 存储器包括：
• 具有以下元素的 TAG 存储器：
– 指示将哪些数据包含在缓存数据存储器中的地址标签
– 有效位
• 数据存储器，包含缓存的数据

1.4 DCACHE 框图
DCACHE 框图如下图所示。

图 4. DCACHE 框图MSv49707V2AHBAHB读命中监控器读缺失监控器控制状态配置界面伺服端口接口配置伺服端口主端口主端口接口pLRU-t缓存控制逻辑缓存存储器端口缓存TAG存储器缓存数据存储器缓存FSMDCACHE n路 n路写命中监控器写缺失监控器主AHBCMD范围开始@CMD范围结束@维护操作AHB输入端口Cortex-M33 S-AHBIT DcacheDCACHE 存储器包括：
• 具有以下元素的 TAG 存储器：
– 指示将哪些数据包含在缓存数据存储器中的地址标签
– 有效位特权位
– dirty 位
• 数据存储器，包含缓存的数据