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用ISE原理图编辑问题

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楼主
梦语_砭缘|  楼主 | 2012-4-20 15:22 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
原理图, se, symbol, mb
在ISE里连接symbol 的时候，两个连线不能“平行连接”，具体见下图：

symbol.jpg (565.17 KB )

symbol.jpg

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沙发
liqaz| | 2012-4-20 19:44 | 只看该作者
不是很明白，
帮楼主顶一个

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板凳
foreverly| | 2012-4-23 10:29 | 只看该作者
:L

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地板
dan_xb| | 2012-4-23 17:10 | 只看该作者
我只想说，别用这个了。。。。Verilog也不难学，不要偷这个懒

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5楼
lirfv| | 2012-4-26 11:46 | 只看该作者
偷懒是不好的，
我们要一步一个脚印，
楼主哦

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6楼
ecclles| | 2012-4-26 12:04 | 只看该作者
我也发现ISE里面的原理图编辑很恶心，还是用verilog吧！呵呵

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7楼
tearsxqq| | 2012-10-23 23:56 | 只看该作者
我也发现ISE里面原理图输入很不方便，而且仿真不了，不知道怎么回事。。

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8楼
GoldSunMonkey| | 2012-10-24 12:04 | 只看该作者
我也发现ISE里面原理图输入很不方便，而且仿真不了，不知道怎么回事。。
tearsxqq 发表于 2012-10-23 23:56
有什么问题么？？

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